Программируемый цифровой фильтр

 

Изобретение относится к вычислительной технике и найдет применение в прецизионных измерительных системах космической навигации, а также радио- и гидролокации. В программируемый цифровой фильтр, содержащий три регистра 1, 8, 14, два мультиплексора 6, 9, регистр 14 константы, дешифратор, три сдвиговых регистра 15, 16, 17, три блока 2, 18, 19 умножения, два блока 20, 21 инвертирования знака, четыре сумматора 3, 7, 10, 22, D-триггер 4, причем выход первого сумматора служит выходом фильтра, дополнительно введены второй D-триггер 11 и элемент ИЛИ 12. Введение указанных элементов позволяет обеспечить более широкие функциональные возможности программируемого цифрового фильтра. Например, если имеет место переполнение результатов арифметических операций в выходном сумматоре предлагаемого фильтра, то автоматически обнуляются регистры задержки промежуточных результатов фильтрации, а выход второго D-триггера может быть использован в качестве флага, подтверждающего искажение результатов фильтрации, а также для принятия соответствующих решений в информационно-вычислительных системах, где применяется программируемый фильтр. 4 ил.

Изобретение относится к вычислительной технике и может найти применение в прецизионных измерительных системах космической навигации и связи, а также в радио- и гидролокации.

Известен рекурсивный цифровой фильтр (РЦФ) 2-го порядка [1] который содержит пять элементов задержки, пять матричных блоков умножения, шесть преобразователей кода и сумматор на пять выходов.

Цифровой фильтр [1] имеет высокое быстродействие (1 мкс), благодаря применению матричных блоков умножения и выполнению основных операций в параллельных кодах. Однако устройство [1] имеет фиксированные связи, т.е. настроено на передаточную функцию одного вида, причем с большими аппаратурными затратами. Сложность фильтра [1] обусловлена применением пяти матричных блоков умножения, а также тем, что умножение выполняется в прямых кодах, а алгебраическое сложение в дополнительных. Поэтому на входах блоков умножения введены преобразователи прямого кода в дополнительный, а на выходе сумматора происходит преобразование дополнительного кода в прямой. Блок управления в устройстве [1] отсутствует, а его функции по организации последовательности выполнения операций распределены между дополнительными элементами задержки, связанными с выходами блоков умножения. С учетом упомянутых элементов задержки входных и выходных сигналов общее количество элементов задержки достигает одиннадцати, причем каждый из них выполнен в виде многоразрядного регистра.

Недостатки фильтра [1] частично устранены в программируемом рекурсивном цифровом фильтре второго порядка [2] содержащем шесть регистров, четыре мультиплексора, два сдвиговых регистра, дешифратор, два блока инвертирования знака, регистр константы и триггер.

Устройство [2] существенно отличается от устройства [1] новым составом блоков, благодаря чему создается возможность оперативной перестройки частотных характеристик, причем не только путем частот среза, но и путем преобразования вида передаточной функции цифрового фильтра. Устройство [2] реализует систему разностных уравнений цифровых фильтров 2-го порядка, в том числе полосового фильтра (ПФ), фильтра нижних частот (ФНЧ) и фильтра верхних частот (ФВЧ), причем возможность оперативной трансформации передаточной функции и сброса содержимого регистров хранения и элементов задержки расширяет класс решаемых задач, например, в адаптивных системах автоматического регулирования.

Однако наличие выходного регистра фиксации результата уменьшает быстродействие фильтра. Кроме того, масштабирующий множитель в устройстве [2] выбран фиксированным, что затрудняет его работу при скачкообразном изменении отношения сигнал/шум на входе фильтра.

Ближайшим по технической сущности к предлагаемому устройству является программируемый цифровой фильтр 2-го порядка [3] содержащий три регистра, два мультиплексора, регистр константы, дешифратор, три блока умножения, два блока инвертирования знака, три сдвиговых регистра, блок синхронизации, четыре сумматора и D-триггер.

Устройство [3] реализует систему разностных уравнений цифровых фильтров 2-го порядка, в том числе полосового (ПФ), фильтра нижних частот (ФНЧ) и фильтра верхних частот (ФВЧ): где x_i, y_i текущие значения входного и выходного сигналов; x_i-1, x_i-2, y_i-1, y_i-2 предшествующие значения переменных; А, В весовые коэффициенты передаточной функции; В₀ масштабирующий множитель.

По сравнению с устройством [2] цифровой фильтр [3] обладает более высоким быстродействием, так как отсутствует необходимость в выходном регистре фиксации результата, что сокращает цикл вычислений выходных отсчетов на 0,5 такта. Во-вторых, введение третьего множителя позволяет устранить другой существенный недостаток устройства [2] заключающийся в том, что масштабирующий множитель выбирается фиксированным. В устройстве [3] коэффициент масштабирования может изменяться в диапазоне от 0 до 1, что особенно важно в случае его использования в адаптивных системах автоматического регулирования.

Недостатком устройства-прототипа [3] является отсутствие контроля за возможным переполнением на выходе устройства, что в ряде случаев может привести к потере работоспособности устройства. Это наиболее вероятно при использовании фильтра в нестационарных системах автоматического регулирования, где шумовые характеристики канала связи могут стохастически изменяться из-за появления переполнений результатов фильтрации в выходном сумматоре.

В предлагаемом программируемом цифровом фильтре достигается возможность решения следующих задач: контроль ситуации, связанной с наличием переполнения на выходе фильтра, автоматического обнуления регистров спецвычислителя фильтра и начала нового цикла фильтрации, либо сигнализации исполнительным блоком системы (например, космической навигации) о наличии переполнения и искажения результатов фильтрации, а также о необходимости принятия соответствующих решений системой в целом.

Указанные преимущества перед устройством-прототипом [3] достигаются за счет того, что в программируемый цифровой фильтр, содержащий три регистра, два мультиплексора, регистр константы, дешифратор, три сдвиговых регистра, три блока умножения, два блока инвертирования знака, четыре сумматора, D-триггер и блок синхронизации, дополнительно введены второй D-триггер и элемент ИЛИ. При этом выход первого сумматора служит выходом фильтра, первый числовой вход первого сумматора соединен одновременно с входом множимого первого блока умножения и выходом первого мультиплексора, информационные входы которого соединены соответственно с прямым и инверсным информационными входами первого регистра. Числовой выход первого регистра подключен одновременно к прямому выходу второго мультиплексора, второй информационный вход которого соединен с инверсным выходом второго регистра. Выход второго мультиплексора соединен с первым числовым входом второго сумматора, выход которого подключен одновременно к второму входу первого сумматора и входу множимого второго блока умножения, выходом соединенного с входом первого блока инвертирования знака. Выход последнего соединен с первым числовым входом третьего сумматора, второй числовой вход которого подключен к выходу второго блока инвертирования знака. Входы множителей первого и второго блоков умножения подключены к выходам соответственно первого и второго сдвиговых регистров, информационный вход которого является входом задания константы фильтра, а входом запуска является вход запуска блока синхронизации. Первый выход последнего соединен с тактовым входом третьего регистра, информационный вход которого служит входом фильтра, а также тактовым входом первого, второго регистров и первого D-триггера, выход которого соединен с входом переноса четвертого сумматора. Выход первого разряда четвертого сумматора подключен к информационному входу первого D-триггера, причем первый и второй числовые входы четвертого сумматора соединены соответственно с выходами третьего сумматора и третьего блока умножения. Вход множимого третьего блока умножения подключен к выходу третьего регистра. Вход множимого третьего блока умножения подключен к выходу третьего регистра. Вход множителя третьего блока умножения соединен с выходом третьего регистра сдвига, информационный вход которого соединен с третьим выходом регистра константы. Управляющие входы первого, второго и третьего блоков умножения подключены к второму выходу блока синхронизации, третий выход которого подключен к тактовым входам первого и третьего регистров сдвига. Четвертый и пятый выходы регистра константы подключены соответственно к первому и второму входам дешифратора, первый четвертый выходы которого соединены соответственно с входом переноса второго сумматора, первого сумматора, а также управляющими входами первого и второго блоков инвертирования знака. Информационный вход второго D-триггера соединен с выходом переноса первого сумматора, а выход второго D-триггера подключен к первому входу элемента ИЛИ, второй вход которого подключен к установочному входу регистра константы и служит установочным входом фильтра, причем выход элемента ИЛИ соединен с установочными входами первого и второго регистров, а вход синхронизации второго D-триггера соединен с первым выходом блока синхронизации устройств.

Предлагаемое устройство реализует систему разностных уравнений рекурсивных цифровых фильтров 2-го порядка, в том числе где x_i, y_i текущее значение отсчетов входного и выходного сигналов; V_i, V_i-1, V_i-2 текущее значение переменных;
А, В коэффициенты (плюсы) передаточной функции;
С переменный коэффициент масштабирования.

На фиг. 1 представлена функциональная схема программируемого цифрового фильтра; на фиг.2 функциональная схема блока умножения; на фиг.3 - функциональная схема блока синхронизации; на фиг.4 временная диаграмма работы фильтра.

Согласно изобретению программируемый цифровой фильтр (фиг.1) содержит регистр 1 хранения текущего значения входного сигнала, выход которого соединен с входом множимого блока 2 умножения, выход которого соединен с первым числовым входом комбинационного сумматора 3. Выход первого разряда сумматора 3 подключен к информационному входу D-триггера 4, выходом соединенного с входом переноса этого же сумматора. Выходы остальных разрядов сумматора 3 соединены с числовым входом регистра 5, прямой и инверсный выходы которого соединены через мультиплексор 6 с первым числовым входом комбинационного сумматора 7. Второй числовой вход данного сумматора соединен с выходом сумматора 3. Прямой выход регистра 5 соединен также с входом регистра 8, прямой и инверсный выходы которого соединены с числовыми входами мультиплексора 9. Выходы сумматора 7 и мультиплексора 9 соединены соответственно с первым и вторым входами комбинационного сумматора 10, выход которого служит выходом фильтра. Выход переноса сумматора 10 подсоединен к информационному входу D-триггера 11, выходом соединенного с первым входом элемента ИЛИ 12.

Регистр 1, регистры 5, 8 и мультиплексоры 6, 9 содержат N двоичных разрядов (например, N= 10), в разрядной сетке сумматоров 7 и 10 N+2 разряда, сумматор 3 имеет N+1 разряд. Входы управления мультиплексоров 6 и 9 и входы переноса сумматоров 7 и 10 соединены с выходами дешифратора 13, соединенного с первым выходом регистра 14 константы. Второй, третий и четвертый выходы регистра 14 соединены с числовыми входами сдвиговых регистров 15, 16 и 17. Выходы сумматора 7 и мультиплексора 9 подключены к числовым входам множимого блоков 18 и 19 умножения соответственно. Выходы блоков 18 и 19 соединены через блоки 20 и 21 инвертирования знака с входами комбинационного сумматора 3. Выходы управления блоков 20 и 21 инвертирования знака соединены с выходами знаковых разрядов регистра 14 константы. Входы множителей блоков 2, 18 и 19 соединены с выходами сдвиговых регистров 15, 16 и 17. Входы управления регистра 1, регистров 5, 8, сдвиговых регистров 15, 16 и 17, блоков 2, 18 и 19 умножения, тактовые входы D-триггеров 4 и 11 соединены с соответствующими выходами блока 23 синхронизации, вход которого служит входом пуска цифрового фильтра. Второй вход элемента ИЛИ 12 соединен одновременно с входом начальной установки регистра 14 константы и служит входом начальной установки фильтра, а выход элемента ИЛИ 12 подключен к установочным входам регистров 5 и 8.

Каждый из блоков 2, 18 и 19 умножения (фиг. 1,2) содержит N-разрядный комбинационный сумматор 24, мультиплексор 25, регистр аккумулятор 26 и D-триггер 27. Выход мультиплексора 25 подключен к первому числовому входу сумматора 24, выход которого соединен с числовым входом регистра - аккумулятора 26, первый разряд которого подключен к информационному входу D-триггера 27, выходом соединенного с входом переноса сумматора 24. Остальные разряды регистра 26 соединены с разрядами I.(N+1) второго числового входа сумматора 24 с расширением (N-1) разряда на N-й разряд. Первый числовой вход мультиплексора 25 подключен к выходу регистра 1 хранения, выходу сумматора 7 или мультиплексора 9, а разряды второго числового входа соединены с шиной логического нуля. Вход управления мультиплексора 25 служит входом регистров 15, 16, 17 сдвига. Входы записи и сброса регистра 26 подключены к соответствующим входам блока 23 синхронизации. Выходы разрядов 2.N и знаковый разряд мультиплексора 25 образуют N-разрядный выход произведения в дополнительном коде.

Блок синхронизации 23 (фиг.1 и 3) содержит двухразрядный счетчик 28, четырехразрядный счетчик 29, триггеры 30 и 31, тактовый генератор 32 и дешифраторы 33 и 34. Тактовые входы счетчиков 28 и 29 соединены с выходом генератора 32, а входы управления с выходами триггеров 30 и 31. Вход S триггера 30 служит входом импульса "Пуск" фильтра. Выход переполнения счетчика 28 соединен с входами сброса триггера 30 и собственно счетчика 28.Выходы счетчика 28 соединены с входами дешифратора 34, входы которого, кроме этого, соединены парафазными выходами генератора 32, а также с выходами дешифратора 33, вход которого подключен к выходу счетчика 29. Отдельный выход дешифратора 33 подключен к входам сброса счетчика 29 и триггера 31.

Предпочтительной элементной базой для реализации предложенного фильтра является полузаказная матричная БИС, выполненная по К-МОП технологии. Поэтому макет прототипа целесообразно изготовить на элементах серии 564 средней степени интеграции. Серия содержит функциональные блоки, используемые в предлагаемом фильтре, в том числе регистры хранения и сдвига, мультиплексоры и комбинационные сумматоры (справочное пособие. /Под ред. С.В.Якубовского. Аналоговые и цифровые интегральные схемы. М. Радио и связь, 1990, с. 118-141).

Предлагаемый программируемый цифровой фильтр работает следующим образом. Для настройки фильтра на выбранную передаточную функцию в регистр 14 константы (фиг. 1) импульсом "Начальная установка" вводится вектор состояния V(F, А, В, С), где F двухразрядный код передаточной функции. Тем же импульсом через элемент ИЛИ 12 стирается содержимое регистров 5 и 8. Содержимое регистра 14 сохраняется на время работы с заданной передаточной функцией фильтра. Результатом начальной установки является выбор одной из трех систем уравнений (4-6), которые можно записать следующим образом:

где , переменные на выходе дешифратора 13, зависящие от кода F, который принимает значение 01 для ФНЧ, 10 для ФВЧ и 11 для ПФ. Дешифратор 13 обеспечивает формирование функций a(F) и b(F):

Константа масштабирования С не зависит от кода F и определяется расчетным путем в зависимости от вида сигнала на входе и величины модуля передаточной функции.

При настройке на фильтр нижних частот между блоками устройства устанавливаются следующие связи:
мультиплексор 6 соединяет прямой выход регистра 5 с вторым входом сумматора 7;
мультиплексор 9 подключает прямой выход регистра 8 к второму входу сумматора 10;
на входы переноса сумматоров 7 и 10 из дешифратора 13 подается потенциал логического нуля.

При настройке на ФВЧ:
мультиплексор 6 соединяет инверсный выход регистра 5 с входом сумматора 7, а мультиплексор 9 соединяет прямой выход регистра 8 с входом сумматора 10;
на вход переноса сумматора 7 из дешифратора 13 поступает потенциал логической единицы, а на вход переноса сумматора 10 потенциал логического нуля.

При выборе ПФ:
мультиплексор 6 запирается и выдает нули по всем разрядам на вход сумматора 7, мультиплексор 9 соединяет инверсный вход регистра 8 с входом сумматора 10;
на вход переноса сумматора 7 из дешифратора 13 поступает потенциал логического нуля, а на вход переноса сумматора 10 поступает потенциал логической единицы.

В любом из рассмотренных вариантов настройка цифрового фильтра завершается не более чем через 0,1.0,15 мкс после записи вектора состояния в регистр 14.

Текущее значение переменной y_i на выходе фильтра вычисляется циклически с частотой выборки входной переменной x_i. Эта частота зависит от быстродействия внешнего источника информации. Последний по мере готовности нового значения x_i на входе регистра 1 посылает импульс "Пуск" на вход блока 23 синхронизации (фиг.4а), и с этого момента начинается цикл работы фильтра. В блоке 23 синхронизации (фиг. 1 и 3) триггер 30 переходит в состояние "1" (фиг. 4б) и остается в нем в течение двух тактов генератора 32 (фиг.4в). Импульс "Пуск" используется и как команда пересылки числа из регистра 5 в регистр 8.

В результате в регистре 8 записывается значение V_i-2 (фиг.4г). Дешифратор 34 по первому тактовому импульсу формирует импульс передачи содержимого регистра 1 в регистр 5 (фиг.4д), благодаря чему запоминаются новые значения V_i-1. В первой половине второго такта дешифратор 34 формирует импульс записи очередного значения x_i в регистр 1 (фиг.4е). Этим же импульсом производится сброс регистров-аккумуляторов 26 в блоках 2,18 и 19, а также запись модулей весовых коэффициентов А, В и С в прямом коде в регистры 15, 16 и 17 сдвига. Во втором такте дешифратор 34 переводит триггер 31 в состояние "1" (фиг. 4ж), а триггер 30 возвращается в нулевое состояние импульсом переполнения счетчика 28. Триггер 31 разрешает работу счетчика 29, с помощью которого формируется серия управляющих импульсов для регистров 15, 16 и 17 и блоков 2, 18 и 19 умножения. Серия заканчивается в начале N+2 такта работы счетчика 29, когда дешифратор 33 фиксирует такт с указанным номером и возвращает триггер 31 в нулевое состояние (фиг.4ж, з). В рассматриваемом примере блок 23 синхронизации выполнен для десяти разрядных коэффициентов А, В, С. Поэтому серия управляющих импульсов включает в себя 9 импульсов сдвига для сдвиговых регистров 15, 16 и 17 (фиг.4и), из которых модули коэффициентов А, В, С выходят младшими разрядами вперед (фиг.4к); 9 импульсов записи чисел из сумматоров 24 в регистры-аккумуляторы 26 (фиг.4л); 8 импульсов записи содержимого 1-го разряда регистра-аккумулятора 26 в триггер 27 (фиг.4м); импульс округления результата в сумматоре 3 (фиг.4н).

Так как сумматоры 3, 7 и 10 комбинационного типа, то сразу после выполнения масштабирования входной переменной с помощью множителя 2 на выходе сумматора 3 появляется число х_i=V_i, на выходе сумматора 7 - V_i + V_i-1 а на выходе сумматора 10 число V_i + a V_i-1 + b V_i-2 у_i. В соответствии с выбранной передаточной функцией на выходе сумматора 10 получим значение выходного сигнала у_i.

Операции умножения на коэффициенты А, В и С выполняются синхронно тремя умножителями следующим образом. Двоичная цифра последовательного кода множителя A, B, C управляет состоянием соответствующего мультиплексора 25 в блоках 2, 18 и 19 умножения. Если цифра множителя а_j=0 (в_j), где j 0, 1, 2. 8, то на выходе мультиплексора 25 будет "0", а если а_j 1 (в_j 1), то число V_i-1 (в блоке 18), V_i-2 (в блоке 19) или х_i (в блоке 2). На выходе сумматора 24 в блоке 18 умножения в j-м такте образуется сумма
Z_i,j V_i-1 A_j + 0,5 Z_i,j-1 + q_j-1, (8)
где Z_i,j-1 число в регистре 26 к началу j-го такта,
q_j-1 цифра в триггере 27 к началу j-го такта.

Умножение на коэффициент 0,5 в указанных уравнениях обеспечивается за счет новых связей между выходом регистра 26 и вторым входом сумматора 24, т. е. за счет смещения содержимого регистра 26 на один разряд вправо. При таком сдвиге отбрасываемая цифра 1-го разряда запоминается в D-триггере 27 и учитывается в следующем такте как цифра переноса в сумматоре 24. В середине каждого такта умножения число с выхода сумматора 24 записывается в регистр 26. К концу девятого такта умножения в блоке 18 формируется число V_i-1, в блоке 19 V_i-2, а в блоке 2 умножения формируется число С x_i. Если коэффициенты А и В принимают отрицательное значение, то произведение инвертируется по всем разрядам, а к содержимому младшего разряда добавляется единица. В результате число остается в дополнительном коде, но его знак меняется на противоположный. Если знак коэффициента положительный, то произведение передается через блоки 20 или 21 без изменения. В случае работы блока 2 умножения блок инвертирования отсутствует, так как коэффициент С всегда положительный. Из условия устойчивости рекурсивного цифрового фильтра 2-го порядка модуль коэффициента А выбирается в пределах от -2 до 2, коэффициента В от 0 до 1. Так как число А может быть больше единицы, то все множители приходится уменьшать вдвое. Поэтому при передаче из блока 2 умножения на первый, а из сумматора 22 соответственно на второй вход сумматора 3 необходимо произвести сдвиг слагаемого на один разряд влево, т.е. тем самым восстанавливаются истинные значения произведений на выходе блоков умножения. Во второй половине последнего такта работы блока 2 умножения число на выходе сумматора 3 округляется путем записи содержимого первого разряда этого сумматора в триггер 4 (фиг.4н) с последующим добавлением этой цифры к содержимому младшего разряда по входу переноса. После округления число с выходов 2. N+1 подается на вход комбинационного сумматора 7, выход которого соединен с входом выходного сумматора 10, т.е. после сложений получается результирующее значение y_i выходного сигнала фильтра. При этом этот же управляющий импульс возвращает триггер 30 в нулевое состояние и тем самым переводит цифровой фильтр в ждущий режим. Результирующее значение у_i на выходе сумматора 10 получим в дополнительном коде. Однако в случае реализации высокодобротных РЦФ, когда полюсы передаточной функции А и В находятся вблизи окружности единичного радиуса либо при обработке сигналов в условиях нестационарных шумов (например, в системах космической радионавигации) возможны случаи переполнений на выходе комбинационного сумматора 10, что подтверждается появлением сигнала логической единицы на выходе переноса указанного сумматора. В этом случае выходной результат фильтрации у_i теряет достоверность, что приводит к потере работоспособности устройства.

При появлении сигнала логической единицы на выходе переноса сумматора 10 триггер 11 переходит в единичное состояние и через элемент ИЛИ 12 сбрасывает в нулевое состояние регистры спецвычислителя цифрового фильтра. В этом случае цикл фильтрации начинается с появлением последующего значения х_i на выходе аналого-цифрового преобразователя.

Цикл работы фильтра от момента прихода импульса "Пуск" до получения результирующего значения у_i на выходе сумматора 10 включает в себя 1,5 такта формирования нерекурсивной части системы уравнений (4) (6), М тактов умножения, 0,5 такта округления результата. Следовательно длительность цикла составляет
t_ц (2 + М) Т, (9)
где Т период повторения импульсов тактового генератора 32;
М количество разрядов модуля множительного устройства.

В макете предлагаемого устройства, выполненном на микросхемах 1564 и 564 серий при М=9 и тактовой частоте 2,1 МГц (Т=0,476 мкс), на вычисление очередного значения у_i затрачивается время
t_ц (2 + 9) 0,476 5,24 (мкс).

В случае реализации предлагаемого устройства на основе БИС 1537ХМ2, работающей на тактовой частоте 20 МГц, время вычисления очередного значения у_i будет равно
t_ц (2 + 9) 50 10^-9 0,55 (мкс).

Это позволяет на базе одного кристалла реализовывать путем каскадного соединения базовых звеньев 2-го порядка (предлагаемое устройство) рекурсивные цифровые фильтры 2.40 порядка. В случае реализации РЦФ 2-го порядка коэффициент заполнения кристалла равен 70% что позволяет использовать пакеты прикладных программ автоматизированной трассировки межсоединений "Ритм".

Это означает, что предлагаемое устройство не уступает по быстродействию устройству-прототипу [3] обладая при этом более широкими функциональными возможностями.

Изложенное выше показывает, что введение еще одного D-триггера и элемента ИЛИ позволяет осуществлять контроль за наличием ситуации переполнения на выходе фильтра, причем в случае, если указанная ситуация имеет место, то обнуляются регистры задержки промежуточных результатов фильтрации, причем выход вводимого дополнительно D-триггера может быть использован в качестве флага, подтверждающего искажение результатов и принятия соответствующих решений в информационно вычислительных системах, где применяется предлагаемое устройство.

Таким образом, цель изобретения достигнута.

Формула изобретения

Программируемый цифровой фильтр, содержащий три регистра, два мультиплексора, регистр константы, дешифратор, три сдвиговых регистра, три блока умножения, два блока инвертирования знака, четыре сумматора, D-триггер и блок синхронизации, причем вход запуска блока синхронизации является входом запуска фильтра, выход первого сумматора служит выходом фильтра, первый числовой вход первого сумматора соединен одновременно с входом множимого первого блока умножения и выходом первого мультиплексора, информационные входы которого соединены соответственно с прямым и инверсным выходами первого регистра, числовой вход которого подключен одновременно к прямому выходу второго регистра и первому информационному входу второго мультиплексора, второй информационный вход которого соединен с инверсным выходом второго регистра, выход второго мультиплексора соединен с первым числовым входом второго сумматора, выход которого подключен одновременно к второму входу первого сумматора и входу множимого второго блока умножения, выход которого подсоединен к информационному входу первого блока инвертирования знака, выходом соединенного с первым числовым входом третьего сумматора, второй числовой вход которого подключен к выходу второго блока инвертирования знака, информационный вход которого соединен с выходом первого блока умножения, входы множителей первого и второго блоков умножения подключены к выходам соответственно первого и второго сдвиговых регистров, информационные входы которых соединены соответственно с первым и вторым выходами регистра константы, информационный вход которого является входом задания константы фильтра, причем первый выход блока синхронизации подключен к тактовому входу третьего регистра, тактовым входом первого, второго регистров и первого D-триггера, выход которого подключен к входу переноса четвертого сумматора, выход первого разряда которого соединен с информационным входом первого D-триггера, причем первый и второй числовые входы четвертого сумматора соединены с соответственно с выходом третьего сумматора и третьего блока умножения, вход множимого которого подключен к выходу третьего регистра, информационный вход которого является информационным входом фильтра, причем вход множителя третьего блока умножения подключен к выходу третьего регистра сдвига, информационный вход которого соединен с третьим выходом регистра константы, управляющие входы первого, второго и третьего блоков умножения соединены с вторым выходом блока синхронизации, третий выход которого подключен к тактовым входам первого, второго, третьего регистров сдвига, причем четвертый и пятый выходы регистра константы подсоединены соответственно к первому и второму входам дешифратора, первый, второй, третий и четвертый выходы которого подключены соответственно к входу переноса второго сумматора, управляющим входам первого сумматора, управляющим входам первого и второго мультиплексоров, первый и второй выходы знаковых разрядов регистра константы подключены к управляющим входам соответственно первого и второго блоков инвертирования знака, выход результата четвертого сумматора соединен с информационным входом второго регистра и первым числовым входом второго сумматора, отличающийся тем, что в него дополнительно введены второй D-триггер и элемент ИЛИ, причем информационный вход второго D-триггера соединен с выходом переноса первого сумматора, инверсный выход второго D-триггера соединен с первым входом элемента ИЛИ, второй вход которого подключен к установочному входу регистра константы и является установочным входом фильтра, причем выход элемента ИЛИ соединен с установочными в "0" входами первого и второго регистров, а вход синхронизации второго D-триггера соединен с первым выходом блока синхронизации фильтра.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4