Запоминающее устройство с коррекцией групповых и пакетных ошибок

 

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в многоканальных системах передачи информации и для построения высоконадежных блоков памяти. Устройство содержит блоки памяти 1.1 - 1.5, регистр 2, первый блок 3 коррекции, блоки 4.1 - 4.4 суммирования по модулю два, блок 5 обнаружения ошибок, второй блок 10 коррекции, блок 11 управления. 4 ил.

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в многоканальных системах передачи информации и для построения высоконадежных накопителей информации.

Наиболее близким по технической сущности к изобретению является запоминающее устройство с коррекцией групповых ошибок [1] содержащее блоки памяти, имеющие две группы информационных входов/выходов, регистр, имеющий две группы информационных входов и две группы информационных выходов, группу блоков свертки по модулю два, блок коррекции, имеющий две группы информационных выходов и контрольную группу выходов, логический блок обнаружения ошибок, блок задержки и коммутатор, причем первая группа информационных входов регистра является информационным входом устройства, информационные выходы блока коррекции являются информационным выходом устройства, контрольные выходы блока коррекции являются контрольными выходами устройства, а выходы логического блока обнаружения ошибок являются выходами некорректируемых ошибок устройства, входы признака записи и признака считывания блоков памяти являются соответственно входом записи и входом считывания устройства, а адресные входы блоков памяти являются адресными входами устройства, входы блока обнаружения ошибок подключены к группе контрольных входов блока коррекции, установочный вход блока коррекции соединен с установочным входом устройства, две группы информационных выходов регистра связаны с входами блоков свертки по модулю два, выходы которых подключены к второй группе информационных входов регистра, ко второй группе информационных входов/выходов блоков памяти, а первые группы информационных входов регистра объединены с первой группой информационных входов блока коррекции и подключены ко второй группе информационных входов/выходов блоков памяти.

В этом устройстве в режиме "Запись" слово данных поступает через регистр на первую и вторую группу входов блоков свертки по модулю два, которые формируют контрольные разряды двумерного итеративного кода, после чего сформированное кодовое слово записывается в блоки памяти.

В режиме "Чтение" считанное кодовое слово поступает в блок коррекции и на первую и вторую группы входов блоков свертки по модулю два, которые формируют разряды синдрома.

Блок коррекции анализирует синдром, сформированный в блоках свертки по модулю два, определяет номер отказавшего блока памяти и позиции ошибочных символов в нем. Затем происходит исправление ошибок отказавшего блока памяти, после чего исправленное слово данных поступает на выход устройства.

Недостатками известного технического решения является его низкая надежность и ограниченные функциональные возможности. Они обусловлены низкой корректирующей и обнаруживающей способностью примененного в устройстве кода, невозможностью исправления ошибок в разных блоках памяти, пакетных ошибок, вызванных отказами блоков памяти, отсутствием контроля всех узлов самого устройства контроля.

Технический результат, обеспечиваемый данным изобретением, заключается в увеличении надежности устройства и расширении его функциональных возможностей.

Указанный технический результат достигается тем, что в запоминающее устройство с коррекцией групповых и пакетных ошибок, содержащее накопители, регистр, первый блок коррекции, блоки сумматоров по модулю два, блок обнаружения ошибок, выходы которого являются контрольными выходами устройства, причем входы признака записи накопителей являются входами записи устройства, входы признака считывания объединены с входом признака считывания первого блока коррекции и являются входом записи устройства, а адресные входы являются адресным входом устройства, введены блок управления и второй блок коррекции, контрольные группы выходов которого соединены поразрядно с контрольными группами входов первого блока коррекции и с контрольными группами входов/выходов накопителей, а информационные группы входов первого блока коррекции подключены к первым информационным группам входов второго блока коррекции и к входам блоков сумматоров по модулю два, выходы которых связаны со вторыми информационными группами входов второго блока коррекции, управляющие выходы которого соединены с контрольными и управляющими группами выходов первого блока коррекции, контрольные группы выходов которого соединены с входами первой группы блока обнаружения ошибок, вторые группы входов которого подключены к выходам блоков сумматоров по модулю два, а вход признака считывания блока обнаружения ошибок соединен с входом признака считывания накопителей, первые группы входов регистра объединены поразрядно с его первыми группами выходов и являются информационными входами/выходами устройства, вторые группы входов регистра соединены с информационными группами выходов второго блока коррекции, а вторые группы выходов соединены поразрядно с информационной группой входов первого блока коррекции и с информационной группой входов/выходов накопителей, первый вход и первый выход блока управления являются соответственно входом запуска устройства и выходом окончания цикла обращения устройства, второй и третий входы подключены соответственно к установочному входу устройства и к входу признака считывания устройства, второй и четвертый выходы блока управления соединены с первым и вторым входами разрешения записи в регистр, третий и пятый выходы связаны с вторым и первым входами разрешения считывания из регистра, а шестой и седьмой выходы подключены соответственно к входам синхронизации первого блока коррекции и к входам синхронизации накопителей.

В результате сравнительного анализа в известном техническом решении не выявлены признаки, сходные с существенными признаками, отличающими заявляемое техническое решение от прототипа и являющимися достаточными для достижения обеспечиваемого изобретением технического результата.

На фиг. 1 представлена функциональная схема предлагаемого устройства; на фиг. 2 функциональная схема коррекции одного (второго) накопителя; на фиг. 3 (а, б) представлены соответственно кодовая матрица примененного в устройстве кода и кодовая подматрица одной (второй) строки кодовой матрицы; на фиг. 4 временные диаграммы работы устройства в режимах "Запись" и "Чтение" соответственно.

На чертежах введены следующие обозначения: S₁-S₁₆ информационные разряды итеративного кода; а₁-а₂₀ и В₁-В₄ соответственно контрольные разряды строк и столбцов кодовой матрицы; ₁- ₄ позиция ошибочных информационных символов в накопителях; Нп сигнал неисправности, формируемый блоком 5 в режиме записи в накопитель; КО, НКО сигнал корректируемой и некорректируемой ошибки, формируемые в режиме считывания из накопителя; Зп1, 3п2, Чт1, Чт2 сигналы разрешения записи и чтения соответственно на первые и вторые группы входов блока 2; С1 и С3 сигналы синхронизации блоков 1 и 3; Гк и Гд сигналы готовности блока 3, формируемые в режимах записи и чтения соответственно.

Устройство содержит блок накопителей 1, регистр 2, первый блок 3 коррекции, блоки 4₁-4₄ суммирования по модулю 2, блок 5 обнаружения ошибок, выходы которого являются контрольными выходами 6 устройства, причем входы признака записи накопителей 1 являются входом 7 записи устройства, входы признака считывания объединены с входом признака считывания первого блока 3 коррекции и являются входом 8 считывания устройства, а адресные входы являются адресными входами 9 устройства, второй блок 10 коррекции, блок 11 управления, первые группы входов регистра 2 объединены поразрядно с его первыми группами выходов и являются информационными входами/выходами 12 устройства, первый вход и первый выход блока 11 управления являются соответственно входом 13 запуска устройства и выходом 14 окончания цикла обращения устройства, второй и третий входы подключены соответственно к установочному входу 15 устройства и к входу 8 признака считывания устройства.

Новым в устройстве являются схемные решения, которые позволяют повысить надежность устройства и расширить его функциональные возможности.

Устройство работает следующим образом.

В устройстве реализован итеративный код, имеющий N строк и n столбцов (где n разрядность накопителей, а N их количество). Строками кода являются слова кода с расстоянием d₁ 2t + 2, где t кратность исправляемой ошибки, а столбцами слова с кодовым расстоянием d₂ 2. Структура кода позволяет одновременно исправлять t-битовые групповые ошибки в разных накопителях и (t + 1)-битовую или n-битовую пакетную ошибку одного накопителя.

Рассмотрим работу устройства, например, для случая реализации итеративного кода 40, 16 с параметрами N 5; n 8; t 1 (фиг. 3).

Перед началом работы на установочный вход 15 устройства подается высокий уровень напряжения, разрешающий работу блока 11 управления. Блок 11 может работать в двух режимах: "Запись" или "Чтение". В режиме "Запись" устройство работает в соответствии с временной диаграммой, показанной на фиг. 4,а, а в режиме "Чтение" в соответствии с временной диаграммой фиг. 4,б. Выбор режима определяется значением сигнала, поступающего на третий вход (вход выбора режима) блока 11 управления со входа 8 считывания устройства: "0" режим "Запись", "1" режим "Чтение". В режиме "Запись" блок 11 управления формирует управляющие сигналы на втором и третьем выходах: сигнал разрешения записи на группы входов (Зп1) регистра 2 и сигнал разрешения считывания на группы входов (Чт2) (фиг. 4,а), а в режиме "Чтение" управляющие сигналы на четвертом и пятом выходах: сигнал разрешения записи на группы входов (Зп2) регистра 2 и сигнал разрешения считывания на группы входов (Чт1) регистра 2.

Блоки 3 и 10 коррекции ошибок и блок 5 обнаружения ошибок также работают в двух режимах: "Запись" и "Чтение". Выбор режима для блоков 3 коррекции и 5 обнаружения ошибок задается значением сигнала, поступающего на вход признака чтения (Чт) каждого из них: "Чт" 0 режим "Запись"; "Чт 1 режим "Чтение". Выбор режима блока 10 коррекции определяется значением сигналов: Гк Чт (готовность кодирования) Гд Чт (готовность декодирования), формулируемых на управляющих выходах блоков 3 коррекции и поступающих на управляющие входы блока 10 коррекции с задержкой, равной времени задержки блока 3 коррекции.

Блоки 3, 5, 10 при небольшой разрядности накопителей 1 (в нашем случае n 8) могут быть выполнены на программируемой логике ПЗУ. В режиме "Запись" работа блоков 3₁-3₄ коррекции запрограммирована следующим образом: S(i, j) вых S (i, j) вх. где i, j номера строки и столбца кодовой матрицы (фиг. 3, а); i, j 1 + 4. Эта формула означает, что информационные разряды S1-S16 проходят с информационных входов блоков 3₁-3₄ коррекции на их информационные выходы без изменения. На информационных выходах блока 3₅ в режиме "Запись" сохраняются логические нули, соответствующие информационным разрядам в1-в4 пятого блока памяти, которые необходимо сформировать в блоках 4₁-4₄суммирования по модулю два. Работа блоков 10₁-10₄ коррекции управляется тремя сигналами: Гк_i; Гд_j и НКО₁ (признак корректируемой ошибки i-го блока памяти), поступающими на три управляющих входа каждого из них. Сигнал Гк_i отключает информационные входы блоков 10₁-10₄, пропуская тем самым на информационные входы блоков 3₁-3₄ коррекции значения информационных разрядов S1-S16, считанные со вторых информационных выходов регистра 2. Сигнал Гд_i отключает контрольные выходы блоков 10₁-10₄ коррекции, пропуская тем самым на контрольные входы блоков 3₁-3₄коррекции значения контрольных разрядов а1-а16, считанные с контрольных выходов блоков 1₁-1₄ памяти.

В режиме "Запись" на адресный вход устройства поступает адрес выбранной ячейки накопителя 1, на вход 7 записи поступает признак записи, на информационный вход 12 очередное слово данных S1-S16, на вход 13 запуска сигнал "Запуск". После окончания сигнала "Запуск" блок 11 управления формирует сигнал "Зп1", который заносит в регистр 2 информацию, находящуюся на информационных входах 12 устройства. После окончания сигнала "3п1 " блок 11 управления формирует сигнал "Чт2" и одновременно (на шестом своем выходе) сигнал СS3, поступающий на вход синхронизации блока 3 коррекции и разрешающий его работу.

После этого в устройстве начинается процесс кодирования информации: формирование контрольных разрядов а1-а16 для четырех информационных накопителей 1₁-1₄, а также формирование в1-в4 и контрольных разрядов а17-а20 для контрольного накопителя 15. На управляющем входе "Чт" блоков 3 коррекции присутствует логический "0", поэтому слово данных 1-16 с выходов pегистра 2 без изменения проходит через блоки 3₁-3₄ коррекции и поступает на первые инфоpмационные входы блоков 10₁-10₄ коppекции и блока 4 сумматоров по модулю два. Одновременно на управляющие входы блоков 10₁-10₄ коррекции поступает сигнал "Гк" (готовность кодирования), и в каждом блоке 10₁-10₄, независимо друг от друга, начинается формирование контрольных разрядов строк: (а1-а4), (а5-а8), (а9-а12) и (а13-а16) согласно кодовым подматрицам Н₁-Н₄ (фиг. 3,б), а в блоках 4₁-4₄ свертки по модулю два начинается формирование информационных разрядов в1-в4 пятого (контрольного) блока 1₅ памяти по формулам: в1 1 + 5 + 9 + 13 + 0;
в2 2 + 6 + 10 + 14 + 0;
в3 3 + 7 + 11 + 15 + 0;
в4 4 + 8 + 12 + 16 + 0; соответственно. Сформированные информационные разряды в1-в4 поступают на вторые информационные входы блока 10₅ коррекции вместе с сигналом Гк₅ с выхода блока 3₅ коррекции, и в блоке 10₅ коррекции начинается формирование контрольных разрядов а17-а20 согласно кодовой подматрице Н₅(фиг. 4б) по формулам:
а17 в2 + в3 + в4 + 1;
а18 в1 + в3 + в4 + 1;
а19 в1 + в2 + в4 + 1;
а20 в1 + в2 + в3 + 1.

Оформленные информационные разряды в1-в4 без изменения проходят со вторых информационных входов блока 10₅ коррекции на его информационные выходы и поступают вместе с информационными разрядами S1-S16, находящимися на вторых выходах РГ2, на информационные входы накопителей 1₁-1₅, а контрольные разряды а17-а20, сформированные на контрольных выходах блока 10₅ коррекции, вместе с контрольными разрядами а1-а16, сформированными на контрольных выходах блоков 10₁-10₄ коррекции, поступают на контрольные входы накопителей 1₁-1₅ и одновременно на контрольные входы блоков 3₁-3₅ коррекции.

При отсутствии ошибок в сформированном для записи в память 40-разрядном кодовом слове, а следовательно, при отсутствии отказов в самой схеме контроля (в блоках 3, 4, 10), на контрольных выходах блоков 3₁-3₅ коррекции сигналы корректируемых КО₁-КО₅ или некорректируемых НКО₁-НКО₅ ошибок не формулируются и, следовательно, на первые входы блока 5 обнаружения ошибок не поступают.

При возникновении неисправностей или отказов в схеме контроля в сформированных контрольных разрядах а1-а20, а следовательно, в сформированном для записи в память кодовом слове возникнут ошибки, а на контрольных выходах КО₁-КО₅ или НКО₁-НКО₅ блока 3 коррекции сформируются сигналы корректируемых или некорректируемых ошибок, которые поступают на первые входы блока 5 обнаружения ошибок, в результате чего на контрольном выходе 6 устройства формируется сигнал неисправности схемы контроля "Нп" (фиг. 2) по формуле
(KO₁ V KO₂ V KO₃ V KO₄ V KO₅ V HKO₁ V HKO₂ V HKO₃ V HKO₄ V
В конце цикла кодирования, после проверки исправности самой схемы контроля, блок 11 управления формирует (на седьмом выходе) сигнал CS1, поступающий на вход синхронизации блока накопителей 1, в результате чего производится запись кодового слова в накопители 1₁-1₅, причем строка кодовой матрицы (фиг. 3, а) записывается в отдельный накопитель: в накопитель 1₁ записываются разряды S1-S4, а1-а4; в накопитель 1₂ разряды S5-S8, a5-a8; в накопитель 1₃ разряды S9-S12, a9-a12; в накопитель 1₄ разряды S13-S16, а13-а16 а в накопитель 1₅(контрольный накопитель) разряды в1-в4, а14-а18. Затем сигналы "Чт2", СS3 и СS1 на третьем, шестом и седьмом выходах блока управления 11 снимаются. По окончании цикла "Запись" на вход 14 устройства выдается сигнал "Ответ".

При обнаружении неисправности в схеме контроля (при появлении сигнала Нп на выходе 6 устройства) работа устройства должна быть прервана для устранения этих неисправностей, ибо в режиме "Запись" ошибки, вызванные неисправностями схемы контроля, исправлены быть не могут. Например, если на выходы 12 устройства в очередном цикле записи поступает слово данных S1-S16, состоящее из 16 нулей, то при отсутствии неисправностей в схеме контроля на входах каждого накопителя 1₁-1₅ и на входах каждого блока 3₁-3₅ коррекции должна сформироваться комбинация: 00001111. Если слово данных S1-S16 состоит из 16 единиц, на входах каждого накопителя 1₁-1₅ и блока 3₁-3₅ коррекции должна сформироваться комбинация 11110000 и т. д.

В режиме "Чтение" на вход 9 устройства поступает адрес выбранной ячейки памяти, на вход 8 признак считывания, на вход 13 сигнал "Запуск". После окончания сигнала "Запуск" блок 11 управления формирует (на седьмом выходе) сигнал СS1, поступающий на вход синхронизации блока накопителей 1 и разрешающий считывание 40-разрядного кодового слова из накопителей памяти, и одновременно (на шестом выходе) сигнал СS3, поступающий на вход блока 3 коррекции и разрешающий его работу. После этого в устройстве начинается процесс декодирования информации (в два шага).

На первом шаге декодирования в блоках 3₁-3₅ независимо друг от друга происходит исправление t-битовых (в нашем случае однобитовых) ошибок и обнаружение некорректируемых (t + 1)-битовых или пакетных n-битовых ошибок (в нашем случае 2-битовых или 8-битовых каждого из пяти накопителей). В конце первого этапа декодирования на информационных выходах накопителей 1₁-1₅ сигналы S1-S16 и в1-в4, которые поступают на первые информационные входы блоков 10₁-10₅ коррекции и на входах блоков 4₁-4₄ сумматоров по модулю два. Одновременно на управляющих выходах блоков 3₁-3₅ коррекции формируются сигналы Гд₁-Гд₅ (готовность декодирования), а на контрольных выходах сигналы корректируемых КО₁-КО₅ и некорректируемых НКО₁-НКО₅ ошибок каждого накопителя 1₁-1₅.

Исправление ошибок в блоках 3₁-3₅ коррекции происходит по формуле:
S_ijвых= Чт HKO_i (S_ijвх KO_ij V S_ijвх KO_ij), где i 1 + 5, j 1 + 4.

Эта формула означает, что при возникновении некорректируемых ошибок (НКО) в накопителе 1_i на информационных выходах соответствующего блока 3_i коррекции: Si1-Si4 формируются логические нули; при возникновении одиночной корректируемой ошибки КО_ij в j-м разряде информации i-го накопителя ошибочный информационный символ S_ijвх инвертируется; при отсутствии ошибок в информации, считанной из накопителей 1 (или при возникновении одиночных ошибок только в контрольных разрядах а1-а20), символы S_ij без изменения проходят с информационных входов на информационные выходы блоков 3₁-3₅ коррекции.

На втором этапе декодирования в блоках 4₁-4₄ сумматоров по модулю два формируются вторые значения информационных символов S1-S16 c уже исправленными (на первом этапе декодирования) одиночными ошибками каждого накопителя по формулам:
1 S1 + S5 + S9 + в1;
2 S2 + S6 + S10 + в2;
3 S3 + S7 + S11 + в3;
4 S4 + S8 + S12 + в4
cоответственно.

Сформированные в блоках сумматоров по модулю два значения 1- 4 (позиция искаженных информационных символов, сформированных на информационных выходах блока 3 коррекции) поступают на вторые информационные входы каждого блока 10₁-10₅ коррекции и одновременно на вторые входы блока 5 обнаружения ошибок, на первые входы которого поступают с контрольных выходов блока 3 коррекции сигналы некорректируемых ошибок накопителей 1 НКО₁-НКО₅ и сигналы корректируемых ошибок КО₁-КО₅, объединенные по схеме "Монтажное ИЛИ" (фиг. 2). Исправление некорректируемых ошибок накопителей 1 происходит независимо друг от друга в блоках 10₁-10₄ методом "переключения входов" по формуле:
S_ijвых=S_ijвх V _i HKO_i.

Эта формула означает, что под управлением сигналов НКО₁-НКО₄ на выходы каждого блока 10₁-10₄ "пропускаются" или значения S_ij, сформированные на информационных выходах блоков 3₁-3₄ коррекции, или значения 1- 4, сформированные на выходах блоков 4 сумматоров по модулю два.

Одновременно в блоке 5 обнаружения ошибок начинается обнаружение корректируемой КО и некорректируемой НКО ошибок устройства по формулам:
KO=Чт[(KO₁ V KO₂ V KO₃ V KO₄ V KO₅)(1 V 2 V 3 V 4) V
V HKO₁() V HKO₂ ()
V HKO₃() V HKO₄(]
HKO=ЧтKO(KO₁ V KO₂ V KO₃ V KO₄ V KO₅
V HKO₁ V HKO₂ V HKO₃ V HKO₄ V HKO₅
V 1 V 2 V 3 V 4).

Эти формулы означают, что некорректируемой для устройства ошибкой (НКО) является возникновение пакетных или (t + 1)-битовых ошибок в двух или более накопителях 1, а также возникновение на входах блока 5 обнаружения ошибок любой "запрещенной" комбинации, не соответствующей корректируемой (КО) ошибке или отсутствию ошибок в накопителях 1, которая может возникнуть, например, при отказах в схеме контроля.

Рассмотрим конкретный случай одновременного исправления t-битовых (t 1) и пакетной n-битовой (n 8) ошибок в N накопителях (N 5).

Пусть, например, в накопителях 1₁-1₅ было записано кодовое слово:

В результате неисправностей в накопителях 1₁, 1₃, 1₄ и 1₅ и полного отказа типа "8 единиц" второго накопителя 1₂ на входы блоков 3₁-3₅коррекции поступает при считывании кодовое слово с десятью (из сорока) ошибочными символами S1, S9, S13 и в1 соответственно накопителей 1₁, 1₃, 1₄, 1₅ и S5, S7, S8, a5, a7, a8- второго накопителя 1₂:

На первом этапе декодирования в блоках 3₁, 3₃, 3₄, 3₅ коррекции происходит исправление ошибочных информационных символов S1, S9, S13, в1 и формирование признаков корректируемых ошибок КО₁, КО₃, КО₄, КO₅соответственно первого, третьего, четвертого и пятого накопителей, а в блоке 3₂ коррекции происходит "обнуление" информационных разрядов S5, S6, S7, S8 и формирование признака некорректируемой ошибки НКО₂ второго накопителя 1₂. В конце первого этапа декодирования на первые информационные входы блоков 10₁-10₅ коррекции и на входы блока 4 сумматоров по модулю два поступает исправленное слово с одним ошибочным символом S6 второго накопителя 1₂:

На втором этапе декодирования блоков 4₁-4₄ сумматоров по модулю два формируются вторые (исправленные) значения информационных символов S5-S8 второго накопителя по формулам:
1 1 + 0 + 0 + 0 + 1 0
2 0 + 0 + 0 + 0 + 1 1
3 0 + 0 + 1 + 0 + 1 0
4 0 + 0 + 0 + 1 + 1 0
На управляющем входе блока 10₂ коррекции присутствует сигнал НКО₂, который пропускает на информационные выходы блока 10₂ коррекции вторые (исправленные) значения информационных символов S5-S8: 1- 4 (0100). На управляющих входах блоков 10₁, 10₃ и 10₄ сигналы некорректируемых ошибок НКО₁, НКО₃, НКО₄ отсутствуют, поэтому на информационные выходы пропускаются первые (исправленные на первом этапе) значения информационных символов S1-S4, S9-S12 и S13-S16.

На входы блока 5 обнаружения ошибок поступает комбинация, соответствующая корректируемой ошибке устройства:
(HKO) (KO₁KO₂KO₃KO₄KO₅) 2, поэтому на контрольном выходе 6₂ устройства формируется сигнал КО. Однако временно на информационных выходах блоков 10₁-10₄ коррекции формируется исправленное слово данных:
1000,
0100,
0010,
0001. выходы блока 10₅ коррекции в режиме "Чтение" отключены.

В конце цикла декодирования блок 11 управления формирует (на четвертом выходе) сигнал "3п2", и исправное слово данных S1-S16 записывается в регистр 2. Затем сигналы СS1, CS3 и 3п2 снимаются, и блок 11 управления формирует (на пятом выходе) сигнал "Чт1". В результате чего исправленное слово данных S1-S16 считывается на информационные выходы 12 устройства. По окончании цикла "Чтение" на выход 14 устройства выдается сигнал "Ответ".

Таким образом, предлагаемое устройство, реализующее двумерный итеративный код с кодовым расстоянием d 4 (t + 1), где (t + 1) кратность исправляемой ошибки каждого накопителя; t1; d8, по сравнению с известным устройством, реализующим итеративный код с d 4, обладает более высокой надежностью и существенно расширенными функциональными возможностями.

Эти преимущества достигаются благодаря более высоким и комбинированным корректирующим и обнаруживающим возможностям выбранного для устройства кода и обеспечиваются за счет реализации алгоритма кодирования и декодирования в два шага, а также за счет усложнения логики обнаружения ошибок.

В известном устройстве применен простейший двумерный код с контролем по четности строк и столбцов и реализован алгоритм декодирования в один шаг, что позволяет:
исправлять одну ошибку в одном накопителе;
обнаруживать двухбитовые ошибки в разных накопителях.

Известное устройство не может исправлять даже двухбитовую ошибку в разных накопителях, не может исправить пакетную ошибку в разных накопителях, не может исправлять пакетную ошибку, вызванную отказом одного накопителя, не может гарантированно обнаруживать ошибки, вызванные неисправностями самого устройства.

В предлагаемом устройстве дополнительное введение второго блока коррекции ошибок и блока управления с соответствующими связями, а также усложнение логики блока обнаружения ошибок позволяет:
одновременно исправлять t-битовые групповые ошибки в разных накопителях и (t + 1)-битовую или n-битовую ошибку одного накопителя;
одновременно исправлять t N-разрядных групповых ошибок в n накопителях, если записывать в накопители столбцы кодовой матрицы;
обнаруживать в режимах "Чтение" и "Запись" все ошибки, вызванные неисправностями устройства контроля, что позволяет дополнительно использовать режим "Запись" в качестве режима "Диагностика" для поиска неисправностей в устройстве, что обеспечивает глобальный контроль устройства и расширяет функциональные возможности предлагаемого устройства.

Расширенные (по сравнению с прототипом) функциональные возможности заявляемого устройства объясняются тем, что оно способно одновременно исправлять ошибки различной конфигурации. Поэтому данное устройство является оптимальным для использования в вычислительных сетях, представляющих собой симбиоз компьютеров, накопителей информации и линий связи, имеющих разную структуру и поэтому различные конфигурации ошибок. Применение данного устройства в вычислительных сетях позволяет проводить коррекцию информации в одной точке и, следовательно, обеспечить высокую суммарную надежность вычислительной сети.

Формула изобретения

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ГРУППОВЫХ И ПАКЕТНЫХ ОШИБОК, содержащее накопители, регистр, первый блок коррекции, блоки сумматоров по модулю два, блок обнаружения ошибок, выходы которого являются контрольными выходами устройства, причем входы признака записи накопителей являются входом записи устройства, входы признака считывания объединены с входом признака считывания первого блока коррекции и являются входом считывания устройства, а адресные входы являются адресным входом устройства, отличающееся тем, что в него введены блок управления, второй блок коррекции, контрольные выходы группы которого соединены поразрядно с контрольными входами группы первого блока коррекции и с контрольными входами-выходами группы накопителей, а информационные выходы группы первого блока коррекции подключены к первым информационным группам входов второго блока коррекции и к входам блоков сумматоров по модулю два, выходы которых соединены с вторыми информационными группами входов второго блока коррекции, управляющие выходы группы которого соединены с контрольными и управляющими выходами группы первого блока коррекции, контрольные выходы группы которого соединены с входами первой группы блока обнаружения ошибок, вторые входы группы которого подключены к выходам блоков сумматоров по модулю два, а вход признака считывания блока обнаружения ошибок соединен с входом признака считывания накопителей, первые входы группы регистра объединены поразрядно с его первыми выходами группы и являются информационными входами-выходами устройства, вторые входы группы регистра соединены с информационными выходами группы второго блока коррекции, а вторые выходы группы соединены поразрядно с информационными входами группы первого блока коррекции и с информационными входами-выходами группы накопителей, первый вход и первый выход блока управления являются соответственно входом запуска устройства и выходом окончания цикла обращения устройства, второй и третий входы подключены соответственно к установочному входу устройства и входу признака считывания устройства, второй и четвертый выходы блока управления соединены с первым и вторым входами разрешения записи в регистр, третий и пятый выходы соединены с вторым и первым входами разрешения считывания из регистра, а шестой и седьмой выходы подключены соответственно к входам синхронизации первого блока коррекции и входам синхронизации накопителей.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4

PC4A - Регистрация договора об уступке патента Российской Федерации на изобретение

Номер и год публикации бюллетеня: 14-2000

(73) Патентообладатель:
ЗАО "КОЛУМБ ПЕРВЫЙ" (RU)

Договор № 9391 зарегистрирован 12.11.1999

Извещение опубликовано: 20.05.2000