Цифровой регулятор

 

Изобретение относится к области автоматики и может быть использовано в цифровых системах автоматического регулирования станков, роботов и технологических установок. К имеющимся в цифровом регуляторе тактовому генератору, тем сумматорам, двум счетчикам и регистрам, блокам оперативной памяти ошибок и управления, двум блокам памяти ошибок и управления, двум блокам памяти произведений добавлены блок режимов, пять ключей, блоки постоянной памяти ошибок и управления, два блока памяти коэффициентов, два сумматора. Перечисленные блоки с соответствующими связями позволяют использовать регулятор для управления объектами с переменными параметрами. Повышение точности происходит благодаря возможности обновления начальных условий при работе с обновленными параметрами настройки. Регулятор способен восстанавливать ранее рассчитанные производные, используя их в первом же цикле работы, и обладает способностью вычисления коэффициентов регулятора, кратных исходным, и размещения их в памяти. 1 ил., 2 табл.

Изобретение относится к области автоматики и может быть использовано в цифровых системах автоматического регулирования станков, роботов и технологических установок.

Известны цифровые регуляторы [1-4] содержащие тактовый генератор, сумматор, счетчик и регистр. Известные устройства отличаются невысокой точностью, так как реализуют законы регулирования первого-второго порядков с округлением результатов умножения, а функциональные возможности их ограничены конкретными параметрами, неизменными в процессе регулирования.

Известен также цифровой регулятор [5] наиболее близкий к заявляемому по технической сущности и поэтому выбранный в качестве прототипа. Известный цифровой регулятор содержит тактовый генератор, три сумматора, два счетчика, два регистра, два блока оперативной памяти и два блока памяти воспроизведений, причем первый и второй информационные входы первого сумматора являются соответствнно входом задания и входом обратной связи цифрового регулятора.

Такой регулятор имеет недостатки.

Во-первых, функции, выполняемые регулятором, ограничены конкретными параметрами его настройки, т. е. его коэффициентами, хранящимися в блоках памяти произведений. Чтобы их изменить, требуется выполнить перепрограммирование указанных блоков, для чего проводятся наладочные работы. Поэтому регулятор неэффективен в системах с переменными параметрами: моментом инерции, моментом сопротивления нагрузки, зоной прерывистых токов и т.п.

Регулятор сложен в настройке вследствие необходимости занесения в блоки памяти произведений большого объема предварительно подготовленной информации.

Точность рассматриваемого регулятора ограничена, так как он работает всегда при нулевых начальных условиях и первые циклы расчета управляющих воздействий расходуются на накопление информации. Чем больше число производных в законе управления, тем больше циклов затрачивает регулятор на подготовку исходных данных.

Техническая задача изобретения заключается в создании цифрового регулятора, способного реализовать компенсационные законы регулирования высокого порядка, использующего табличный принцип вычислений без операций умножения и в то же время обладающего способностью к оперативному программированию в ходе работы, к автоматическому расчету и загрузке настроечных коэффициентов и к работе с ненулевыми начальными условиями.

За основу решения поставленной задачи взята часть устройства-прототипа, содержащая тактовый генератор, первый, второй и третий сумматоры, первый и второй счетчики и регистры, блоки оперативной памяти ошибок и управлений, первый и второй блоки памяти произведений. Первый выход тактового генератора подключен к счетному входу второго счетчика, выход данных которого объединен с младшими адресными входами блоков памяти произведений, а выход обратного переноса с входами записи регистров и блоков оперативной памяти ошибок и управлений. Второй выход тактового генератора объединен с входами чтения первого и второго регистров и блоков оперативной памяти ошибок и управлений, адресные входы которых объединены с выходом данных первого счетчика. Выходы первого и второго блоков памяти произведений подключены к одноименным входам второго сумматора, выход которого соединен с первым входом данных третьего сумматора. Второй вход данных последнего объединен с входом данных второго регистра и выходом данных первого регистра, а выход данных третьего сумматора подключен к входу данных первого регистра.

В дополнение к рассмотренной части прототипа заявляемый цифровой регулятор содержит блок режимов, пять ключей, блоки постоянной памяти ошибок и управлений, первый и второй блоки памяти коэффициентов, четвертый и пятый сумматоры. Выходы сброса блока режимов подключены к одноименным входам тактового генератора, второго счетчика и сумматоров, выходы управления к одноименным входам тактового генератора, второго счетчика и ключей, выход данных объединен с младшими адресными входами блоков постоянной памяти, первый вход подключен к выходу обратного переноса второго счетчика и первому входу первого ключа, а второй вход к такому же выходу первого счетчика. Тактовый вход этого счетчика соединен с выходом первого ключа, второй вход которого объединен с первым выходом тактового генератора. Третий выход генератора объединен со входами записи блоков памяти произведений, входы чтения которых объединены с одноименными входами других блоков оперативной памяти, адресные входы подключены к выходам четвертого и пятого ключей соответственно, а входы данных к выходам таких же сумматоров. Первые входы четвертого и пятого ключей объединены с выходом данных первого счетчика, а вторые входы с выходами блоков оперативной памяти ошибок и управлений соответственно. Вход данных блока оперативной памяти ошибок подключен к выходу второго ключа, первый вход которого соединен с выходом блока постоянной памяти ошибок, а второй вход с выходом первого сумматора. Старший адресный вход блока постоянной памяти ошибок объединен с одноименными входами блока оперативной памяти ошибок, блока постоянной памяти управлений, первого и второго блоков памяти коэффициентов, выходы которых подключены к соответствующим входам данных четвертого и пятого сумматоров. Вход данных блока оперативной памяти управлений подключен к выходу третьего ключа, первый вход которого соединен с выходом блока постоянной памяти управлений, а второй вход с выходом первого регистра.

Технический результат изобретения состоит в расширении функциональных возможностей регулятора, повышении его точности и упрощении настройки.

Функциональные возможности заявляемого цифрового регулятора расширяются благодаря созданию условий для оперативной перенастройки его в произвольные моменты времени. Это позволяет использовать регулятор для управления объектами с переменными параметрами: роботами с переменным моментом инерции, тиристорными преобразователями с зоной прерывистых токов, механическими системами с люфтами, зазорами и т.п. Кроме того, появляется возможность использования одного регулятора для последовательной реализации нескольких функций, например функций регулятора тока, регулятора скорости и регулятора положения в системах подчиненного регулирования.

Точность заявляемого устройства повышается благодаря возможности обновления начальных условий при работе с обновленными параметрами настройки. В устройстве-прототипе требовалось не менее восьми циклов, чтобы вычислить старшую седьмую производную управляющего воздействия. Заявляемое устройство обладает способностью восстанавливать ранее рассчитанные производные, используя их в первом же цикле работы.

Настройка заявляемого цифрового регулятора упрощена за счет использования хранящихся в его памяти данных представляющих собой исходные коэффициенты, которые могут быть увеличены в 2, 3 и т.д. раз. Предлагаемая организация устройства предусматривает автоматический (без участия пользователя) расчет информации всех ячеек, кроме тех, в которых хранятся исходные коэффициенты. Иными словами, устройство обладает способностью вычисления коэффициентов регулятора, кратных исходным, и размещения их в памяти.

Схема заявляемого цифрового регулятора приведена на чертеже, причем приняты следующие обозначения: R входы и выходы сброса, У управляющие входы и выходы, RD входы чтения из блока, W входы записи в блок, А_i старший адрес, А_j младший адрес, D входы (выходы) данных, Q выходы данных, CR выходы обратного переноса, +1 счетные входы.

Цифровой регулятор (чертеж) содержит тактовый генератор 1, первый сумматор 2, первый 3 и второй 4 счетчики, первый 5 и второй 6 регистры, блок 7 оперативной памяти ошибок, блок 8 оперативной памяти управлений, первый 9 и второй 10 блоки памяти произведений, второй 11 и третий 12 сумматоры, блок режимов 13, управляющий первым 14, вторым 15, третьим 16, четвертым 17 и пятым 18 ключами, блок 19 постоянной памяти ошибок, блок 20 постоянной памяти управлений, первый 21 и второй 22 блоки памяти коэффициентов, четвертый 23 и пятый 24 сумматоры. Первый выход тактового генератора 1 подключен к счетному входу второго счетчика 4, выход данных которого объединен с младшими адресными входами блоков 9, 10 памяти произведений, а выход обратного переноса с входами записи регистров 5, 6 и блоков оперативной памяти ошибок 7 и управлений 8. Второй выход тактового генератора 1 объединен с входами чтения первого 5 и второго 6 регистров и блоков оперативной памяти ошибок 7 и управлений 8, адресные входы которых объединены с выходом данных первого счетчика 3. Выходы первого 9 и второго 10 блоков памяти произведений подключены к одноименным входам второго сумматора 11, выход которого соединен с первым входом данных третьего сумматора 12. Второй вход данных последнего объединен с входом данных второго регистра 6 и выходом данных первого регистра 5, а выход данных третьего сумматора 12 подключен ко входу данных первого регистра 5. Выходы сброса блока режимов 13 подключены к одноименным входам тактового генератора 1, второго счетчика 4 и ключей 14-18, выход данных объединен с младшими адресными входами блоков постоянной памяти 19, 20, первый вход подключен к выходу обратного переноса второго счетчика 4 и первому входу первого ключа 14, а второй вход к такому же выходу переноса счетчика 3. Тактовый вход этого счетчика соединен с выходом первого ключа 14, второй вход которого объединен с первым выходом тактового генератора 1. Третий выход генератора 1 объединен со входами записи блоков 9, 10 памяти произведений, входы чтения которых объединены с одноименными входами других блоков 7, 8 оперативной памяти, адресные входы подключены к выходам четвертого 17 и пятого 18 ключей соответственно, а входы данных к выходам таких же сумматоров 23, 24. Первые входы четвертого 17 и пятого 18 ключей объединены с выходом данных первого счетчика 3, а вторые входы с выходами блоков оперативной памяти ошибок 7 и управлений 8 соответственно. Вход данных блока 7 оперативной памяти ошибок подключен к выходу второго ключа 15, первый вход которого соединен с выходом блока 19 постоянной памяти ошибок, а второй вход с выходом первого сумматора 2. Старший адресный вход блока 19 постоянной памяти ошибок объединен с одноименными входами блока 7 оперативной памяти ошибок, блока 20 постоянной памяти управлений, первого 21 и второго 22 блоков памяти коэффициентов, выходы которых подключены к соответствующим входам данных четвертого 23 и пятого 24 сумматоров. Вход данных блока 8 оперативной памяти управлений подключен к выходу третьего ключа 16, первый вход которого соединен с выходом блока 20 постоянной памяти управлений, а второй вход с выходом первого регистра 5.

В блоках 21 и 22 памяти коэффициентов хранятся коэффициенты В_ij, C_ij (табл.1) передаточной функции регулятора для j-х программ его работы: W_j(z)= где U код управления, е N₃ N₀ код ошибки, z оператор дискретного преобразования Лапласа.

При этом старший i-й разряд адрес характеризует ячейку хранения i-х коэффициентов, а младший j-й разряд ячейку хранения конкретного коэффициента для j-й программы. В блоке 19 постоянной памяти ошибок и блоке 20 постоянной памяти управлений хранятся начальные значения производных от ошибок e_j(l) и управлений U_j(l) для численного решения управления регулятора в соответствии с приведенной передаточной функцией по алгоритму: U_j(k) B_0je_j(k) + B_1je_j(k-1) +.+ + B_7je_j(k-7) C_1jUj₍k-1) -. -C_7jU_j(k-7), где k номер цикла работы регулятора, l 0,7 номер производной.

Возможно функционирование регулятора в двух режимах: "Подготовка" и "Работа". Режим "Подготовка" выполняется за один цикл всякий раз, когда происходит смена кода программы N_j на входе блока режимов 13. Он предусматривает обновление коэффициентов и начальных условий в блоках оперативной памяти 7-10. Режим "Работа" следует за режимом "Подготовка". За восемь циклов работы в режиме расчета управляющих воздействий U(k) полностью обновляется информация в блоках 7, 8 оперативной памяти. Переключение режимов осуществляется ключами 14-18 по командам с управляющего выхода блока режимов 13.

Устройство работает следующим образом.

В исходном состоянии в ячейках блоков 7-10 оперативной памяти отсутствует рабочая информация. По сигналу "Пуск" счетчик 3 устанавливается в "0" и на выходе сброса блока режимов 13 формируется сигнал "Сброс", по которому счетчик 4 и сумматоры устанавливаются в "0". Сигналом с выхода обратного переноса счетчика 4 инициируется запуск в работу блока режимов 13, который выявляет отличие кода N_j от ранее установленного кода "0" и управляющим сигналом переключает ключи 14-18 в позицию "1", соответствующую режиму "Подготовка", устанавливает счетчик 4 в режим деления на 16, передает код программы N_j на младшие адресные входы блоков 19-22 постоянной памяти и подключает третий выход генератора 1 к блокам 9, 10. Поскольку на старших i-х адресных входах всех блоков памяти в этот момент установлен код "0", коды начальных значений 0-х производных переносятся из блоков 19, 20 через ключи 15, 16 в блоки 7, 8; коды коэффициентов B_oj, C_oj j-й программы поступают из блоков 21, 22 в соответствующие сумматоры 23, 24 и запускается тактовый генератор 1.

Первый импульс генератора 1 с его первого выхода устанавливает счетчик 4 в "1". Код "1" появляется на младших j-х адресных входах блоков 9, 10 памяти произведений. В сумматоре 23 происходит увеличение, а в сумматоре 25 уменьшение хранящихся там нулевых сумм на величины B_oj, C_oj, и по импульсу с третьего выхода генератора 1 полученные коды 1B_oj, -1C_oj заносятся в блоки памяти 9, 10 под адресом 001.

Следующий импульс генератора 1 инициирует запись кодов 2B_oj, -2С_ojв блоки памяти 9, 10 под адресом 002 и т.д. до появления импульса на выходе обратного переноса счетчика 4. К этому времени в блоках 9, 10 окажутся заполненными все ячейки под адресами от 001 до 017 в соответствии с табл.2.

Импульс переноса формирует сигнал "Сброс" в блоке 13, устанавливая в "0" сумматоры 24, 24, и переводит счетчик 3 в состояние "1", увеличивая на единицу i-й адрес всех блоков памяти. При этом коды начальных значений первых производных переносятся из блоков 19, 20 через ключи 15, 16 в блоки 7, 8, а коды коэффициентов B_1j, C_1j j-й программы поступают из блоков 21, 22 в соответствующие сумматоры 23, 24, а из них в блоки памяти 9, 10 под адресом 100. Следующий импульс генератора 1 инициирует запись кодов 2B_1j-2C_1j в блоки памяти 9, 10 под адресом 101 и т.д. до нового переноса в счетчике 4.

Таким образом происходит последовательное заполнение всех ячеек блоков памяти 7-10. По завершении последнего цикла подготовки сигнал с выхода обратного переноса счетчика 3, считающего до восьми, поступает в блок режимов 13, инициируя сигналы сброса и управления на его выходах. При этом ключи 14-18 переключаются в позицию "2", соответствующую режиму "Работа", третий выход генератора 1 отключается от схемы, а счетчик 4 устанавливается в режим деления на 9. По сигналу "Сброс" счетчик 4 и первый регистр 5 устанавливаются в "0", в блок 7 по адресу "0" заносится код "0" ошибки е(k), а в блок 8 и регистр 6 код "0" управления U(k). Нулевой код второго сумматора 12 подается на вход первого регистра 5.

Импульс с первого выхода генератора 1 устанавливает счетчики 3 и 4 в "1". Код "1" появляется на i-х адресных входах блоков 9 и 10 памяти произведений, образуя старшие разряды адреса. В момент появления импульса на втором выходе генератора 1 на j-м адресном входе блока 9 устанавливается код ошибки e_j(k-7), хранящийся по адресу "1" блока 7, а на j-м адресном входе блока 10 код управления U_j(k-7), хранящийся по адресу "1" блока 8. Указанные коды образуют младшие разряды адреса блоков 9 и 10. Коды произведений B_7je_j(k-7) и C_7jU_j(k-7), хранящиеся в блоках 9 и 10 под адресами с указанными младшими разрядами и старшим разрядом "1", складывается во втором сумматоре 11. Полученная сумма добавляется к содержимому регистра 5 на третьем сумматоре 12.

В последующих шести тактах генератора 1 коды счетчиков 3 и 4 увеличиваются на единицу. При этом коды ошибок e_j(k-1), хранящиеся в блоке 7, поочередно поступают в качестве новых подадресов в блок 9, а коды управления U_j(k-1) формируют новые подадреса в блоке 10. Во втором сумматоре 11 складываются коды произведения B_ije_j(k-1) из ячейки блока 9 с кодом -С_ijU_j(k-1) из ячейки блока 10, имеющей тот же стаpший подадрес. Полученные суммы добавляются к содержимому первого регистра 5 на сумматоре 12. В результате в регистре 5 накапливается код B_1je_j(k-1) + B_2je_j(k-2) +.+ B_7je_j(k-7) -C_1jU_j(k-1) -. C_7jU_j(k-7).

Восьмым импульсом генератора 1 в рассматриваемом цикле счетчик 3, считывающий до восьми, устанавливается в "0". Код ошибки e_j(k), хранящийся в блоке 7 по адресу "0", подается в блок 9, из которого в сумматор 11 передается код произведения B_oje_j(k). Одновременно код управления U_j(k) из ячейки "0" блока 8 подается в блок 10, с которого в сумматор 11 переносится код произведения -A_0jU_j(k), после чего сумма добавляется в первый регистр 5. Обычно А_0j0, и в регистре 5 оказывается код U_j(k).

В девятом такте генератора 1 первый счетчик 3 устанавливается в "1", а второй 4 в "0". По сигналу с выхода обратного переноса этого счетчика обновляется информация в блоках 7 и 8 под адресом "1", а также во втором регистре 6. Импульсом со второго выхода генератора 1 в этом такте в первый регистр 5 заносится код "0", после чего этот код в сумматоре 12 суммируется с кодом "0" сумматора 11.

В первом такте нового цикла генератора 1 вычисленный код ошибки e_j(k-7), хранящийся в блоке 7 под адресом "2", подается на i-й адресный вход блока 9, с которого в первый сумматор поступает код произведения B_7je_j(k-7). Одновременно код управления U_j(k-7) из блока 8 (адрес "2") подается на i-й адресный вход блока 10, с которого в первый сумматор поступает код произведения -A_7je_j(k-7). Результат из третьего сумматора 12 заносится в первый регистр 5. В течение последующих семи тактов рассматриваемого цикла работы генератора 1 в регистре 5 вновь накапливается код управления U_j(k). В последнем такте цикла первый счетчик 3 устанавливается в "2", а второй счетчик 4 в "0". При этом обновляется информация e_j(k), U_j(k) блоков 7 и 8 под адресом "2", а также второго регистра 6, после чего первый регистр 5 очищается.

В следующем цикле вычислений коды ошибок e_j(k) и управлений U_j(k) заносятся в блоки 7, 8 уже под адресами "3", затем "4" и т.д. до "7", после чего первый счетчик 3 вновь выставляет код адреса "0", затем "1" и т.д.

В последнем такте каждого цикла, когда на выходе обратного переноса счетчика 4 устанавливается сигнал, в блоке режимов 13 выполняется анализ кода программы N_j. При обнаружении нового кода программы режим "Работа" прерывается и регулятор переходит к выполнению рассмотренного ранее режима "Подготовка".

Таким образом, заявляемый цифровой регулятор обеспечивает расчет производных до седьмого порядка в цифровом виде без блоков умножения при ненулевых начальных условиях с возможностью свободной перенастройки коэффициентов в произвольные моменты времени.

Формула изобретения

ЦИФРОВОЙ РЕГУЛЯТОР, содержащий тактовый генератор, первый, второй и третий сумматоры, первый и второй счетчики и регистры, блоки оперативной памяти ошибок и управления, первый и второй блоки памяти произведений, первый выход тактового генератора подключен к счетному входу второго счетчика, выход данных которого объединен с младшими адресными входами блоков памяти произведений, а выход обратного переноса с входами записи регистров и блоков оперативной памяти ошибок и управления, второй выход тактового генератора объединен с входами чтения первого и второго регистров и блоков оперативной памяти ошибок и управления, адресные входы которых объединены с выходом данных первого счетчика, выходы первого и второго блоков памяти произведений подключены к одноименным входам второго сумматора, выход которого соединен с первым входом данных третьего сумматора, второй вход данных последнего объединен с входом данных второго регистра и выходом данных первого регистра, а выход данных третьего сумматора подключен ко входу данных первого регистра, отличающийся тем, что в него введены блок режимов, пять ключей, блоки постоянной памяти ошибок и управления, первый и второй блоки памяти коэффициентов, четвертый и пятый сумматоры, выходы сброса блока режимов подключены к одноименным входам тактового генератора, второго счетчика и сумматоров, выходы управления к одноименным входам тактового генератора, второго счетчика и ключей, выход данных объединен с младшими адресными входами блоков постоянной памяти, первый вход подключен к выходу обратного переноса второго счетчика и первому входу первого ключа, а второй вход к такому же выходу первого счетчика, тактовый вход этого счетчика соединен с выходом первого ключа, второй вход которого объединен с первым выходом тактового генератора, третий выход генератора объединен с входами записи блоков памяти произведений, входы чтения которых объединены с одноименными входами других блоков оперативной памяти, адресные входы подключены к выходам четвертого и пятого ключей соответственно, а входы данных к выходам таких же сумматоров, первые входы четвертого и пятого ключей объединены с выходом данных первого счетчика, а вторые входы с выходами блоков оперативной памяти ошибок и управления соответственно, вход данных блока оперативной памяти ошибок подключен к выходу второго ключа, первый вход которого соединен с выходом блока постоянной памяти ошибок, а второй вход с выходом первого сумматора, старший адресный вход блока постоянной памяти ошибок объединен с одноименными входами блока оперативной памяти ошибок, блока постоянной памяти управления, первого и второго блоков памяти коэффициентов, выходы которых подключены к соответствующим входам данных четвертого и пятого сумматоров, вход данных блока оперативной памяти управления подключен к выходу третьего ключа, первый вход которого соединен с выходом блока постоянной памяти управления, а второй вход с выходом первого регистра.

РИСУНКИ

Рисунок 1, Рисунок 2