Адаптивный приемник сигналов данных

 

Сущность изобретения: адаптивный приемник содержит согласующий блок, блок линейной обработки сигналов, два фазовращателя, решающий блок, декодер, формирователь ошибок, управляемый генератор, блок формирования критерия подстройки, формирователь тактового колебания, исполнительный блок. 1 ил.

Изобретение относится к электросвязи.

Цель изобретения - повышение помехоустойчивости и уменьшение вхождения в связь.

На чертеже изображена структурная электрическая схема предложенного адаптивного приемника.

Адаптивный приемник содержит вход 1, согласующий блок 2, блок 3 линейной обработки сигналов, первый фазовращатель 4, решающий блок 5, декодер 6, выход 7, формирователь 8 ошибок, управляемый генератор 9, фазовращатель 10, блок 11 формирования критерия подстройки, формирователь 12 тактового колебания, исполнительный блок 13, состоящий из регистра 14 памяти, коммутатора 15, управляемого делителя 16 частоты, делителя 17 частоты, триггера 18, блока 19 памяти, генератора 20.

Адаптивный приемник работает следующим образом.

Модулированный сигнал с выхода канала связи с входа 1 через согласующий блок 2 поступает на блок 3 линейной обработки сигналов.

В блоке 3 линейной обработки сигналов осуществляется автоматическая регулировка усиления, демодуляция входного сигнала в каждом из квадратурных подканалов R и Q, аналого-цифровое преобразование, адаптивная коррекция межсимвольной интерференции.

Посредством фазовращателя 4 осуществляется преобразование сигнала с учетом фазы Q(n) несущего колебания для компенсации искажения (сдвига) несущей частоты в канале связи. Сигналы R₁ (nT), Q(nT) с выхода фазовращателя 4 поступают на вход решающего блока 5, в котором осуществляется формирование эталонных сигналов (nT), (nT).. В формирователе 8 ошибок формируются сигналы, соответствующие отклонению сигналов R₁(nT), Q(nT) от эталонных сигналов (nT), (nT) соответственно, по формуле l_R(nT)=R₁(nT)-(nT), l_Q(nT)= Q₁(nT)-(nT), (1) где Т - период следования принимаемых элементов сигнала; n - порядковый номер принимаемого элемента сигнала.

Сигналы l_R(nT) и l_Q(nT) с выхода формирователя 8 через фазовращатель 10 поступают на блок 3 линейной обработки сигналов, где на основании этих сигналов реализуются алгоритмы функционирования указанных систем регулирования приемника.

Фазовращатель 10 необходим для правильной работы адаптивного корректора, входящего в состав блока 3 линейной обработки сигналов, при наличии погрешностей фазы несущей. Посредством управляемого генератора 9 осуществляется формирование сигналов Sin (nT) и Cos (nT).

Сигналы R₁(nT) и Q₁(nT) формируются по правилу R₁(nT) = R_o(nT)Cos (n) + Q_o(nT)Sin (n) Q₁(nT) = Q_o(nT)Cos (n) - R_o(nT)Sin (n) (2) Сигналы l_R^м(nT) и l_Q^м(nT) на выходе фазовращателя 10 определяются следующим образом: l_R^м(nT) = l_R(nT)Cos (n) - l_Q(nT)Sin (n) l_Q^м(nT) = l_Q(nT)Cos (n) + l_R(nT)Sin (n)
(3)
В блоке 11 формируется сигнал (критерий) F₁(nT), отображающий отклонение по фазе тактового колебания от номинального положения по формуле
F₁(nT) = l_R^м[(n-1)T]{R_o[(n-2)T] - R_o(nT)} +
+l_Q^м[(n-1)T]{Q_o[(n-2)T] - Q_o(nT)}.

В формирователе 12 тактового колебания осуществляется цифровая фильтрация вычисленного критерия подстройки F₁(nT), реализованная на базе рекурсивного фильтра первого порядка согласно следующим уравнениям:
F₂(nT) = F₂[(n-1)T] + K₁K₂F₁(nT),
F₃(nT) = F₂(nT) + K₁F₁(nT) + M, (5) где K₁, K₂ - постоянные коэффициенты, определяющие характеристику фильтра;
M - постоянная, определяемая блоком 19 памяти.

В исполнительном блоке 13 по сигналу управления F₃(nT) осуществляется непосредственно подстройка тактового колебания следующим образом.

Критерий подстройки F₃(nT), сформированный в виде m-разрядного кодового числа, записывается в регистр 14 памяти, необходимый для обеспечения возможности конвейерной обработки сигнала.

Кодовое число с выхода регистра 14 памяти поступает через коммутатор 15 для установки начального состояния L управляемого делителя 16 частоты, на тактовый вход которого поступает высокочастотная импульсная последовательности с выхода генератора 20. Пусть номинальный коэффициент деления делителя 16 частоты равен N₁. Сигнал с выхода управляемого делителя 16 частоты поступает на делитель 17 частоты с коэффициентом деления N₂, на выходе которого формируется подстроенное тактовое колебание f_T, частота которого равна линейной скорости передачи сигналов.

Посредством триггера 18 формируется сигнал управления, по которому осуществляется переключение коммутатора 15 таким образом, что на его выход проходит либо код числа с выхода регистра 14 памяти (момент подстройки t = nT), либо код числа М (в течение времени между записью соседних отсчетов критерия подстройки F₃(nT).

Коэффициент деления управляемого делителя 16 частоты равен N₁-M (за счет цепи установки начального состояния делителя 16, равного L = M). В этом случае частота тактового колебания f_To равна
f_TO= (6)
При замкнутой цепи управления имеем
f_T= f_TO/1+ , (7) так как начальное состояние управляемого делителя 16 частоты определяется условием
L= _t=nT, выражение (7) можно аппроксимировать следующим образом:
f_Tf1- (8)
Из (7) и (8) следует, что шаг подстройки зависит от величины рассогласования (увеличивается при увеличении величины рассогласования). Следовательно, суммарное время подстройки тактового колебания, а следовательно, и время вхождения в связь, уменьшаются.

Формула изобретения

АДАПТИВНЫЙ ПРИЕМНИК СИГНАЛОВ ДАННЫХ, содержащий последовательно соединенные согласующий блок, вход которого является входом адаптивного приемника, блок линейной обработки сигналов, первый фазовращатель, решающий блок, декодер, выход которого является выходом адаптивного приемника, выход первого фазовращателя соединен с первым входом формирователя ошибок, второй вход которого соединен с выходом решающего блока, выход формирователя ошибок соединен с входом управляемого генератора и первым входом второго фазовращателя, выход которого соединен с первым входом блока формирования критерия подстройки и с вторым входом блока линейной обработки сигналов, выход которого соединен с вторым входом блока формирования критерия подстройки, выход которого соединен с первым входом формирователя тактового колебания, выход которого соединен с первым входом исполнительного блока, первый выход которого соединен с вторым входом декодера и третьим входом блока линейной обработки сигналов, первый и второй выходы управляемого инвертора соединены с вторыми входами первого и второго фазовращателей соответственно, отличающийся тем, что, с целью повышения помехоустойчивости и уменьшения времени вхождения в связь, второй выход исполнительного блока соединен с вторым входом формирователя тактового колебания, при этом исполнительный блок содержит последовательно соединенные регистр памяти, коммутатор, управляемый делитель частоты, делитель частоты и триггер, а также блок памяти и генератор, выход которого соединен с вторыми входами управляемого делителя частоты и триггера, выход которого соединен с вторым входом коммутатора, третий вход которого соединен с выходом блока памяти, являющимся вторым выходом исполнительного блока, первым выходом и входом которого являются соответственно выход делителя частоты и вход регистра памяти.

РИСУНКИ

Рисунок 1