Устройство для контроля регистра сдвига

Авторы патента:

G06F11/10 - добавлением специальных двоичных разрядов или знаков к кодированной информации, например путем контроля по четности, с отбрасыванием девятых или одиннадцатых членов ряда

Изобретение относится к вычислительной технике и может быть использовано при построении вычислительных машин и других устройств вычислительной техники. Цель изобретения - повышение достоверности контроля. Устройство содержит блок 1 определения четности, схемы сравнения 2,3, мультиплексоры 4-8, счетный триггер 9. Поставленная цель достигается за счет увеличения числа контролируемых операций, которые могут осуществляться на регистре сдвига. 1 ил,, 1табл.

союз советских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИ

К ПАТЕНТУ (21) 4851025/24 (22) 10.07.90 (46) 23.08.93. Бюл. ЬЬ 31 (Y1) Таганрогский радиотехнический институт им.В.Д.Калмыкова (72) А.А.Середа, В.Ф.Гузик, В,E.Çîëîòî- . вский и Р.В.Коробков (73) Таганрогский радиотехнический институт (56) Авторское свидетельство СССР

«Р» 1095184, кл. G 06 F 11/10, 1983 вЂ” прототип.

Изобретение относится к вычислительной технике и может быть использовано при построении вычислительных машин и других устройств вычислительной техники.

Цель изобретения вЂ” повышение достоверности контроля.

Алгоритм контроля в изобретении имеет вид:

Н (Кх®КУ) (Ky@Kz®XR 6 YR) v(KyoKz4 Х ЭУД где XR вЂ” разряд, вталкиваемый в регистр при сдвиге вправо;

Х1 вЂ” разряд, вталкиваемый,в регистр при сдвиге слева;

YR вЂ” разряд, выталкиваемый из регистра при сдвиге вправо;

У - разряд, выталкиваемый из регистра при сдвиге влево.

Благодаря этому можно осуществлять контроль следующих операций: запись параллельного кода, циклический сдвиг аправо, циклический сдвиг влево, арифметический сдвиг вправо, арифметиче. Ы, 1836683 А3 (51)5 G 06 F 11/10 (54} УСТРОИСТВО ДЛЯ КОНТРОЛЯ РЕГИСТРА СДВИГА (57) Изобретение относится к вычислительной технике и может быть использовано при построении вычислительных машин и других устройств вычислительной техники.

Цель изобретения вЂ” повышение достоверности контроля. Устройство содержит блок

1 определения четности, схемы сравнения

2,3, мультиплексоры 4-8, счетный триггер 9.

Поставленная цель достигается за счет увеличения числа контролируемых операций, которые могут осуществляться на регистре сдвига. 1 ил„1 табл. ский сдвиг влево, логический сдвиг вправо, логический сдвиг влево, преобразование последовательного кода в параллельный младшими разрядами вперед, преобразование параллельного кода в последовательный. младшими разрядами вперед, преобразование параллельного кода в последовательный старшими разрядами вперед.

На чертеже приведена функциональная схема устройства.

Устройство содержит блок 1 определения четности, схемы 2 3 сравнения, мультиплексоры 4-8, счетный триггер 9 и имеет группу 10 информационных входов, первый

11, третий 12, второй 13, пятый 14 и четвертый 15 информационные входы, синхроаход

16, входы 17,18 задания констант, первый

19 и второй 20 информационные выходй, вход 21 начальной установки. группу 22 входоа задания, режимов и выход 23 ошибки.

На чертеже также показаны контролируемый регистр 24 сдвига и группа 25 его информационных входов, 1836683

Устройство работае следующим образом. Предварительно сбрасывается в нулевое состояние триггер 9 путем подачи сигнала на вход 21, затем в регистр 24 записывается с входов 25 информация, контрольный разряд которой с входа 14 через мультиплексор 8 поступает на счетный вход триггера 9, на входе 22.4 устройс.rea должен присутствовать сигнал логической единицы (см, таблицу), по завершений переходных процессов в цепях устройства на синхравхад 16 поступает сигнал, по переднему фронту которого производится запись в регистр 24 и триггер 9, Триггер 9 представляет собой синхронизированный счетный триггер, Если контрольный разряд на входе 14 равен О, то по приходе синхросигнала на вход 16 триггер не меняет своего состояния, в противном случае в триггер перебросится в противоположное состояние. Па завершении записи информация с выходов регистра

24 поступает через входы 10 устройства на вход блока 1 определения четкости и сформированный на его выходе контрольный разряд выходной информации сравнивается в схеме 3 с контрольным разрядом записываемой информации, хранящемся в триггере 9. Результат сравнения производится в схеме сравнения 5, с выхода которой снимается сигнал ошибки, При выполнении операций сдвига в регистре может измениться четнасть содержимого. Эта приводит e -ex случаях, когда значения вталкиваемого и выталкиваемого разрядов информации не совпада от. Содержимое триггера 9 должно меняться на противоположное в случае несовпадения вталкиваемых и выталкиваемых разрядов.

Для организации различных видов сдвига в регистре 2 используются мультиплексоры выбора вталкиваемого разряда при сдвиге влево (5) и при сдвиге вправо (4), Управление мультиплексорами 4,5 производится па входам устройства 22.1 и 22.2 соответственно.

При организации сдвига вправо на вход устройства 22.3 подается сигнал логического нуля. В этом случае значение вталкиваемого разряда через мультиплексор 6 поступает на первый вход схемы сравнения

2, а значение выталкиваемого разряда через мультиплексор 7 поступает на второй вход схемы 2, на выходе которой образуется сигнал логической единицы в случае несовпадения вталкиваемого. и выталкиваемого разрядов регистра 24 и 0 вЂ” в противном случае. Сигнал с выхода схемы 2 поступает на вход триггера 9 через мультиплексор 8.

При этом на входе 22,4 устройства должен присутствовать сигнал логического нуля, По

55 приходе на вход 16 устройства синхросигнала, в регистре 24 происходит сдвиг информации, а в триггере 9 вЂ” коррекция содержимого.

При органиэации сдвига влево на вход устройства 22.3 необходимо подать сигнал логической единицы. В этом случае значение вталкиваемаго разряда через мультиплексор 7 поступает на второй вход схемы

2. а значение выталкиваемого разряда через мультиплексор 6 поступает на ее первый вход. Дальше вЂ” все, как описана выше.

Циклический сдвиг вправо: в регистре

24 выполняется операция сдвига вправо, на вход вталкиваемого разряда через мультиплексор 4 поступает выталкиваемый разряд, на вход 22,1 поступает код "10", на вход

?2,3 вЂ” "0", на вход 22.4 вЂ” "0", по завершении переходных процессов подается синхрасигнал на вход 16;

Формула изобретения

Устройство для контроля регистра сдвига, содержащее две схемы сравнения, первый мультиплексор и блок определения четности, группа входов которого образует группу информационных входов устройства для подключения к rpynne информационных выходов контролируемога регистра, выход блока определения четности соединен с первым входом первой схемы сравнения, о т л и ч а ю щ е е с я тем, чта, с целью повышения достоверности, в устройство введены четыре мультиплексора и счетный триггер, причем вход сброса счетнога триггера является синхровходом устройства и предназначен для подключения к синхровходу контролируемого регистра, первый и второй информационные входы первого мультиплексора являются первыминформационным входом и первым входом задания константы устройства соответственна, выход первого мультиплексора соединен с первым информационным входом второго мультиплексора и является первым информационным выходом устройства для подключ:.;ния к входу младшего разряда контролируемого регистра, первый и второй информационные входы третьего мультиплексора являются вторым информационным входом и вторым входом задания константы устройства соответственно, выход третьего мультиплексора соединен с первым информационным входам четвертаго мультиплексора и является вторым информационным входам устройства для подключения к входу старшего разряда контролируемого регистра, второй информационный вход второго мультиплексора и третьи информационные входы первого и третьего мультиплексоров образуют третий

1836683 информационный вход устройства для подключения к выходу младшего разряда контРОЛИРУЕМОГО РЕГИСтРа, ВтОРОй информационный вход четвертого мультиплексора и четвертый информационный вход первого мультиплексора образуют четвертый информационный вход устройства для подключения к выходу старшего разряда контролируемого регистра, выходы Второго и четвертого мультиплексоров соединены с первым и вторым входами второй схемы сравнения, выход которой соединен с первым информационным входом

Операция, выполняемая

2 4 в регистре

B коды устроойстлз

Порядок выполнения операции

Операция

22.1 2

1 Запись лаЗапись параллельного кода раллельного кола

Сдвиг вправо

Сдвиг влево

Сдвиг вправо 10

Сдвиг влево о о о о о о

Сдвиг вправо

Сдвиг влево

Сдвиг вправо

Сдвиг влево

Сдвиг вправо

Сдвиг влево

00 код код Преобразование последовательного кода в параллельный младшими разрядами вперед.

+ Преобразование последовательного кода в параллельный старшими разрядамн вперед.

""я Преобразование параллельного кода s последовательный младшими разрядами вперед.

*" " Преобразование параллельного кода в последовательный старшими разрядами вперед.

Под арифметическим сдвигом в обратном коде подразумевается сдвиг, когда в освободившиеся разряды заносится знаковый разряд, полагэя. что 1-й разряд регистра 24 вЂ” знаковый.

Циклический сдвиг вправо

Циклический сдвиг влево

Арифметический сдвиг вправо а обратном коде

Арифметический сдвиг влеso s обратном коде

Логический сдвиг вправо

Логический сдвиг влево

1 б

7 .а

13 пятого мультиплексора, второй информациОННЫЙ ВХОД КотоРОГО ЯВЛРЕТСЯ 11ятыья ИНфОРмационным Входом устройства для подключения к контрольному разряду вход5 ного кода контролируемого регистра, выход пятого мультиплексора соединен со счетным Входом счетного триггера. выход которого соединен с вторым входом первой

СХЕМЫ СРаВНЕНИЯ, ВЫХОД КОТОРОЙ ЯВЛЯЕТСЯ

10 выходом ошибки устройства. адресные входы мультиплексоров с первого по пятый образу1от группу Входов задания режимов устройства.

1836683

25 24

Составитель А. Середа

Техред М, Моргентал Корректор M. Самборская

Редактор

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина. 101

Заказ 3021 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Изобретение относится к вычислительной технике и может быть использовано, в частности, в управляющих вычислительных машинах и в контрольно-измерительной аппаратуре

Устройство для контроля распределителя импульсов // 1807486

Изобретение относится к цифровой вычислительной технике и может быть использовано в ЭВМ и цифровых системах с повышенной достоверностью функционирования

Устройство для контроля дешифраторов // 1797120

Изобретение относится к вычислительной технике, а именно к устройствам диагностики и может быть использовано для .

Устройство для контроля остаточного кода по модулю три // 1791818

Изобретение относится к вычислительной технике

Устройство для формирования сигналов четности при сдвигах двоичных кодов // 1783527

Устройство для определения количества единиц в двоичном числе // 1764056

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой обработки информации

Устройство для контроля информации по модулю // 1751764

Изобретение относится к автоматике и вычислительной технике и может быть использовано при обработке данных с повышенной достоверностью

Устройство для контроля информации по модулю // 1751763

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении систем обработки данных с повышенной достоверностью

Спиральная однородная вычислительная структура // 1741165

Изобретение относится к вычислительной технике и может быть использовано при построении вычислительных структур повышенной надежности

Устройство для определения количества единиц в двоичном числе // 1741138

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах формирования и передачи информации

Устройство и способ канального кодирования // 2184419

Способ и устройство для оценки отношения сигнал-шум при декодировании сверточных кодов // 2446448

Изобретение относится к области передачи информации и предназначено для измерения значения отношения сигнал-шум на входе декодера

Хранение логарифмических отношений правдоподобия в перемеженном виде для уменьшения аппаратной памяти // 2451325

Изобретение относится к вычислительной технике

Способ и устройство декодирования кода порождающей матрицы с низкой плотностью // 2461962

Изобретение относится к области кодирования и декодирования данных, в частности к способу и устройству декодирования кода порождающей матрицы с низкой плотностью

Устройство декодирования каскадного кода рида-соломона // 2036512

Изобретение относится к вычислительной технике, в частности к обнаружению и исправлению ошибок при передаче информации по каналам связи или записи/чтения информации на устройствах памяти, например системах магнитной, магнитооптической, оптической памяти

Устройство для формирования предсказанных сигналов четности при сдвигах двоичных кодов // 2045772

Изобретение относится к вычислительной технике и может быть использовано для организации контроля работоспособности сдвигателей двоичных кодов высокопроизводительных цифровых вычислительных машин и систем

Устройство свертки по модулю три // 2047217

Изобретение относится к вычислительной технике и может быть использовано при создании высоконадежных вычислительных систем

Устройство детектирования и корректирования ошибок с функцией самотестирования памяти // 2490696

Изобретение относится к области вычислительной техники, а именно к микропроцессорным системам с кэш-памятью, блоками обнаружения и коррекции ошибок и встроенным блоком самотестирования

Параллельная ассоциативная память // 2498425

Изобретение относится к вычислительной технике. Технический результат заключается в осуществлении с высокой скоростью контроля по четности вводимых и хранящихся данных. Параллельная ассоциативная память для одновременного поиска по всем адресам и определения того, хранятся ли в памяти те же данные, что и введенные данные, содержащая средство генерации четности для генерации бита четности n-разрядных данных, вводимых во время записи и во время поиска, и множество мест памяти, которое соответствует множеству адресов, причем каждое из указанных мест памяти содержит: n запоминающих ячеек ассоциативной памяти для хранения n-разрядных данных; ячейку хранения четности для хранения бита четности; средство контроля по четности для определения того, совпадают ли бит четности, сгенерированный указанным средством генерации четности во время поиска, и бит четности, хранящийся в ячейке хранения четности, и для активации сигнала совпадения по четности в случае их совпадения; схему обнаружения совпадения слов, предназначенную для активации сигнала совпадения слов данных в случае совпадения n-разрядных данных; и средство подтверждения совпадения по четности; причем параллельная ассоциативная память дополнительно содержит средство обнаружения ошибки четности. 1 з.п. ф-лы, 13 ил.

Способы и устройство, использующие коды с fec с постоянной инактивацией символов для процессов кодирования и декодирования // 2519524

Изобретение относится к вычислительной технике. Технический результат заключается в повышении эффективности кодирования и декодирования с учетом ошибок и пробелов в переданных данных. Способ электронной передачи данных посредством одного или более передатчиков, осуществляющий: создание набора промежуточных символов из упорядоченного набора исходных символов, причем исходные символы могут быть воссозданы из набора промежуточных символов; назначение наборов промежуточных символов, до передачи, так, что каждый промежуточный символ назначают в качестве элемента одного из наборов промежуточных символов, и имеются по меньшей мере первый набор промежуточных символов и второй набор промежуточных символов, и причем каждый набор промежуточных символов связан со своими индивидуальными параметрами кодирования и имеет в качестве элементов по меньшей мере один промежуточный символ, при этом упомянутый первый набор промежуточных символов назначен в качестве символов для декодирования с распространением доверия, а второй набор промежуточных символов назначен в качестве символов, которые должны быть инактивированы для декодирования с распространением доверия, при этом инактивированные символы являются символами, которые должны быть найдены отдельно от декодирования с распространением доверия; и создание множества кодированных символов. 2 н. и 33 з.п. ф-лы, 31 ил.