Вычислительное устройство матричной вычислительной системы

 

Изобретение относится к вычислительной технике и может быть использовано при управлении сложными объектами, технологическими процессами и при решении задач моделирования в реальном масштабе времени . Цель изобретения - повышение быстродействия . Поставленная цель достигается тем, что устройство содержит Р арифметико-логических блоков, где Р - число групп операций, выполняемых устройством , дешифратор, блок связи между вычислительными устройствами и М шинных формирователей, где М - число вычисл ельных . устройств матричной вычислительной системы. 3 ил.

fjiOjQ (;OIO3 СОВЕТСКИХ

СОЦИАЛИС ГИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4794314/24 (22) 20.02.90 (46) 23.05.93. Бюл. )ч 19 (71) Центральное научно-производственное объединение "Ленинец" (72) M,È.Ïàðôåíîâ (56) Горелин А.Л, Бутко Г.И., Белоусов l0,А, Бортовые цифровые вычислительные машины, — M.: Машиностроение, 1975.

Ларионов А.М., Майоров С,А. и Новиков

Г,И, Вычислительные комплексы, системы и сети. — Л.: Знергоатомиздат, 1987, с.99, рис.3.10. (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО МАТРИЧНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ

Изобретение относится к вычислительной технике и может быть применено в вычислительных системах для управления сложными объектами, технологическими процессами и для решения задач моделирования.

Целью изобретения является увеличение быстродействия вычислительного устройства, На фиг,1 представлена структурная схема прототипа; на фиг,2 — структурная схема предлагаемого вычислительного устройства; нэ фиг.3 — пример реализации блока связи.

Предлагаемое вычислительное устройство, как и прототип (фиг.2),содержит первый арифметико-логический блок 1, дешифратор 2, блок связи 3, вход дешифратора 2 является входом управления вычислительного устройства. Информационные

„„5U„„181?100 А1 (si)s G 06 F 15/00, 6 06 К 15/16 (57) Изобретение относится к вычислительной технике и может быть использовано при управлении сложными объектами, технологическими процессами и при решении задач моделирования в реальном масштабе времени, Цель изобретения — повышение быстродействия. Поставленная цель достигается тем, что устройство содержит P арифметико-логических блоков, где P — число групп операций, выполняемых устройством, дешифратор, блок связи между вычислительными устройствами и М шинных формирователей, где М вЂ” число вычислительных устройств матричной вычислительной системы. 3 ил. вход и выход первого арифметико-логического блока 1 соединены соответственно с перейми выходом и входом блока связи 3, (М+1}-е информационные вход и выход кото- 4© рого являются входом и выходом вычислительного устройства. В отличие от 4 прототипа предлагаемое вычислительное устройство дополнительно содержит со вто- С) рого по М-й арифметико-логические блоки 1, С) где M — число операций, выполненных вычислительным устройством. Информационные входы и выходы арифметико-; логических блоков 1 соединены с соответствующими выходами и входами блока связи

3. Выход дешифратора 2 соединен с входом управления блока связи 3.

Арифметико-логический блок 1 реализован на микросхеме 556РТ16. Дешифратор 2 выполнен на микросхеме 555ИД7. Пример реализации блока связи 3 приведен на

1817100

Формула изобретения

Вычислительное устройство матричной вычислительной системы, содержащее пер- вый арифметико-логический блок, дешифратор и блок связи между вычислительными устройствами, при этом вход кода операции

20 устройства подключен к входу дешифратора, первый выход которого подключен к входу кода операции первого арифметикологического блока, первый выход блока связи между вычислительными устройствами—

25 к первому информационному входу nepaofo арифметико-логического блока, информационный выход которого подключен к информационному входу блока связи между вычислительными устройствами, о т л и ч аю щ е е с я тем, что, с целью повышения быстродействия оно содержит со второго по !

-й арифметико-логические блоки, где !— число групп операций, выполненных устройством, и с первого по (M-1)-й шинные формирователи, где М вЂ” число вычислительных устройств матричной вычислительной системы, при этом с второго по P-й выходы дешифратора подключены соответственно к входам кода операции арифметико-логиче40 ских блоков со второго по Р-й, выходи всех арифметико-логических блоков объединены по схеме МОНТАЖНОЕ ИЛИ и подклюЧены к информационным входам блока связи между вычислительными устройствами и

- 45 шинных формирователей с первого по(М-1)й, выходы с (Р+1)-го по(М+Р)-й дешифратора подключены соответственно к управляюи щим входам шинных формирователей с пер-. вого по (М-1)-й и к управляющему входу блока связи между вычислительными устройствами, первый выход блока связи между вычислительными устройствами и" первые выходы шинных формирователей с первого по (М-1)-й объединены по схеме

МОНТАЖНОЕ ИЛИ и подключены к первым информационным входам арифметико-логических блоков с первого по Р-Й, BTopble Bbl-. ходы блока связи между вь|числительными устройствами и шинных формирователей с

Т1= Тлль+ Тьэ =

=- 100 нс 30 нс = 130 нс. фиг.3. Блок связи может быть выполнен на

2М буферных элементах 4, где M — число арифметико-логических блоков 1 или количество выполняемых операций. Буферный элемент 4 реализован на микросхеме

580ВА86, Предлагаемое вычислительное устройство (см, фиг.2) работает следующим образом. Каждый из M арифметико-логических блоков 1 запрограммирован путем прожига на выполнение одной операции, например, — вычислений функций: sin, cos, tg и т,д„то есть сколько арифметико-логических блоков

1 содержит вычислительное устройство, столько оно может вычйслить функций. Дешифратор 2 предназначен для выбора операции, которую должно выполнить вычислительное устройство, На вход дешифратора 2 поступает код операции. С выхода дешифратора 2 преобразованный код операции поступает на вход управления блока связи 3 (см, фиг,3), т,е. на входы ОЕ управления третьим состоянием буферных элементов 4 (микросхема 580ВА86). При этом (М+1)-е вход и выход блока связи 3 (являютая входом и выходом вычислительного устройства) подключаются через выбранные буферные элементы 4 (т.е, через те буферные элементы 4, у которых снято третье состояние по входам А и выходам В) к выходу и входу соответствующего арифметико-логического блока 1, Операнд поступает с входа вычислительного устройства через открывшуюся линию связи на вход арифметико-логического блока 1 (на адресный вход микросхемы 556РТ16), где вычисляется функция от операнда, например sin.

Код данной функции с выхода арифметикологического блока 1 (выход даннь1х микросхем 556РТ16) через другую открывшуюся связь поступает на выход вычислительного устройства. При смене кода операции снимается третье состояние по входам и выходам другой пары буферных элементов 4, операнд проходит на вход другого арифме тико-логического блока 1 и вычисляется дру гая функция.

Вычислим потребное для реализаци функции 1о время Ti где Тлль, Тьэ — время задержки распространения информации соответственно в арифметико-логическом блоке 1 и буферном элементе 4.

Для прототипа время вычисления функции tg Тг =.5 мс.

Вычислим увеличения быстродействия

Т2 5мс 4

П = — = — =10

Т1 130 нс

Положительный технический эффект от использования предлагаемого вычислительного устройства по.сравненИю с прототипом заключается в увеличении быстродействия в 10 pas. Положительный

"0 технический эффект достигается за счет однотактного характера вычислительного процесса.

1817100 первого по (М-1)-й объединены по схеме

МОНТАЖНОЕ ИЛИ и подключены к вторым информационным входам арифметико-логических блоков с первого по Р-й, информационные входы с первого по (M-1)-й устройства подключены соответственно — к информационным входам-выходам шинных формирователей с первого по (М-1)-й, М-й информационный вход-выход устройства подключен к информационному входу-выходу блока связи между вычислительными устройствами, вход синхронизации которого подключен к входу синхронизации устройства, вход нулевого потенциала которого подключен к входу нулевого потенциала блока связи между вычислительйыми устройствами, при этом блок связи между вычислительными устройствами содержит три регистра и два шинных формирователя, причем информационный вход-выход блока связи между вычислительнымйустройствами подключен к информациойным входамвыходам первого и второго шинных формирователей, выходы которых подключены соответственно к информационным входам первого и второго регистров, выходы кото5 рых подключены соответственно к первому и второму выходам блока связи между вычйслительными устройствами, информационный вход которого подключен к информационйому входу третьего регист10 ра, выход которого подключен к информационному входу первого шинного формирователя, информационный вход второго шинного формирователя подключен к входу нулевого потенциала блока связи

15 между вычислительными устройствами, вход синхронизации которого подключен к входам записи-считывания первого, второго и третьего регистров, управляющий вход блока связи между вычислительными уст20 ройствами подключен к управляющим входам первого и второго шинных формирователей.

1817100

Составитель M.Ïàðôåíîâ

Техред М,Моргентал Корректор П.Гереши

Редактор Т,Иванова

Производственно-издательский комбинат "Патент", r. Ужгород, yn,Гагарина, 101

Заказ 1723 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5