Устройство для умножения чисел

 

Изобретение относится к вычислительной технике и может быть использовано для быстрого умножения десятичных чисел. Цель изобретения - повышение быстродействия устройства, которая достигается за счет сокращения количества тактов работы. Устройство содержит регистры множимого, множителя 2 и узлы 4 тетрадного суммирования , блок 3 частичных произведений, буферные регистры 5, узлы 6 преобразования двоичного кода в десятичный, блок 7 приведения и блок 8 суммирования. Собственно умножения выполняется в устройстве за п/к тактов. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G.06 F 7/52

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4748937/24 (22) 11,10,89 (46) 23,05.93, Б1ол. ¹ 19 (71) Научно-исследовательский институт электронных вычислительных машин (72) Ю.А.Баран и А.А.Шостак (56) Авторское свидетельство СССР

¹ 754412, кл. G 06 F 7/52, 1970.

Авторское свидетельство СССР

¹ 1668979, кл. G 06 Е 7/52, 1989, (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЧИСЕЛ (57) Изобретение относится к вычислитель. Ж 1817091 А1 ной технике и может быть использовано для быстрого умножения десятичных чисел.

Цель изобретения — повышение быстродействия устройства, которая достигается за счет сокращения количества тактов работы.

Устройство содержит регистры множимого, множителя 2 и узлы 4 тетрадного суммирования, блок 3 частичных произведений, буферные регистры 5, узлы 6 преобразования двоичного кода в десятичный, блок 7 п риведения и блок 8 суммирования. Собственно умножения выполняется вустройстве за и/к тактов. 2 ил.

1817091

Изобретений относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножения десятичных чисел, а также служить основой построения универсальных устройств умножения двоичных и десятичных чисел.

Цель изобретения — повышение быстродействия устройства за счет сокращения числа тактов работы (собственно умножение в предлагаемом устройстве выполняется за n/k тактов), На фиг.1 (для k=2) приведена структурная схема устройства; на фиг.2 — структурная схема блока приведения.

Устройство содержит регистры 1, 2 множимого и множителя соответственно, блок

3 формирования частичных произведений, узлы 4 тетрадного суммирования, буферные регистры 5, преобразователи 6 двоичного кода в десятичный, блок 7 приведения, блок

8 суммирования, входы 9, 10 множимого и множителя устройства соответственно, управляющий вход 11 устройства, выходы 12, 13 соответственно младшей и старшей частей результата устройства, Рассмотрим функциональное назначение и реализацию узлов и блоков устройства.

Регистр 1 множимого предназначен для хранения множимого. Он может быть построен на двухтактных синхронных DVтриггерах, запись информации в которые производится по синхроимпульсу при наличии разрешающего потенциала на их V-входах. Цепи синхронизации всех регистров устройства с целью упрощения не показаны. Отметим, однако, что входы синхронизации всех элементов памяти регистров объединены и соединены с входом синхронизации устройства; Регистр 2 множителя предназначен для хранения множителя, В процессе выполнения умножения в нем осуществляется однотактный сдвиг множителя . на k разрядов в каждом такте. Он также может быть построен на двухтактных синхронных DV-триггерах. Блок 3 служит для формирования частичных произведений множимого на k разрядов множителя, Как и в устройстве — прототипе он может быть построен либо в виде композиции узла крат- ных множимого и узла частичных произведений, либо в виде усеченной матрицы узлов десятичного умножения, Узлы 4 тетрадного суммирования являются узлами комбинационного типа, В каждом такте работы устройства в этих узлах осуществляется двоичное суммирование равновесных . тетрадчастичных произведений, сформированных в данном такте на выходах блока 3, и прибавление к полученному результату содержимого соответствующего буферного регистра 5, сформированного в предыдущем такте работы устройства, На выходах узлов 4 результат формируется в однорядном двоичном коде. Буферные регистры 5 служат для хранения результатов, формируемых в каждом такте на выходах соответствующих узлов 4 тетрадного суммирования, Они могут быть построены на двухтактных синхронных DV-триггерах с асинхронными входами установки в ноль.

Преобразователи 6 двоичного кода в десятичный предназначены для преобразования двоичного кода суммы, полученной на выхо"5 де соответствующего узла 4 тетрадного суммирования, в десятичный код, например, код 8421, Блок 7 предназначен для приведения результата, записываемого в каждом такте в k младших буферных регистрах 5 в

20 двоичном коде, в однорядный двоично-десятичный код. На фиг.2 приведена структурная схема блока 7 при следующих допущениях: k=2; в блоке 7 в каждом такте формируется не более 2k десятичных цифр результата, k младших цифр которого являются очередными k цифрами произведения сомножителей. Блок 7 содержит два двоичных сумматора 19, два преобразователя 20 двоичного кода в десятичный, десятичный

30 сумматор 21 и регистр 22. Двоичный сумматор 19 в каждом такте работы устройства осуществляет суммирование содержимого соответствующего буферного регистра 5 со значением соответствующей тетрады реги35 стра 22, сформированным в предыдущем такте работы устройства. Преобразователь

20 предназначен для преобразования результата, полученного на выходе двоичного сумматора 19, из двоичного кода в двоично40 десятичный. Десятичный сумматор 21 предназначен для суммирования результатов, полученных на выходах узлов 20 преобразования в двоично-десятичном коде. На выходе 24 сумматора 21 формируются k младших

45 десятичных цифр, на выходе 23 — Е старших десятичных цифр. Регистр 22 предназначен для хранения k=2 старших десятичных цифр, сформированных на выходе 23 десятичного сумматора 21. На выход 25 регистра

50 22 поступает старшая десятичная цифра, на выход 26 — младшая. Регистр 22 может быть построен на двухтактных синхронных DVтриггерах с асинхронными входами установки в ноль, 55 Блок 7 приведения работает следующим образом.

На входы блока 7 с выходов 16 и 17. соответственно первого и второго буферных регистров 5 подаются два результата в двоичном коде. Далее, на первом и втором

1817091 двоичных сумматорах 19 осуществляется их суммирование со значениями младшей {подается с выхода 26) и старшей (подается с выхода 25) тетрад регистра 22 соответственно, Полученные на выходах сумматоров 19 суммы преобразуются на преобразователях

20 из двоичного кода в десятичный. Затем на десятичном сумматоре 21 осуществляется их суммирование, причем на выходе 24 формируются две младшие десятичные цифры суммы, которые подаются на первый выход блока 7 и на выход 12 младшей части результата устройства, а нэ выходе 23 — две старшие десятичные цифры суммы, которые с разрешения сигнала на входе 11 устройства по синхроимпульсу записываются в регистр 22, а также поступают на второй выход

18 блока 7. Таким образом, за.один такт работы устройства на его выходе 12 формируются две десятичные цифры произведения, Следует отметить, что в тех случаях, когда время работы блока 7 приведения больше суммарного времени работы блока

3 и узлов 4, целесообразно блок 7 построить по конвейерному принципу, Блок 8 предназначен для десятичного суммирования тетрадных сумм и результата, полученного на втором выходе 18 блока 7 приведения. В большинстве случаев в качестве блока 8 суммирования используется двухвходовый или трехвходовый быстродействующий десятичный сумматор (трехвходовый десятичный сумматор может быть построен на основе двух двухвходовых десятичных сумматоров, соединенных последовательно).

Устройство работает следующим образом, С разрешения сигнала на управляющем входе 11 устройства в регистры 1, 2 последовательно либо параллельно во времени загружаются п-разрядные десятичные сомножители без знаков, буферные регистры

5 и регистр 22 блока 7 приведения обнуляются. На этом подготовительный этап заканчивается и начинается собственно . умножение, реализуемое эа )и/k(тактов.

В первом такте в блоке 3 формируются частичные произведения множимого Ha k цифр множителя, равновесовые тетрады которых затем суммируются с учетом занимаемых ими весовых позиций в соответствующих узлах 4 тетрадного суммирования по правилам двоичной арифметики, Одновременно с работой блока 3 и узлов

4 работает блок 7 приведения (для первого такта его входные и выходные значения равны нулю). Первый такт работы устройства заканчивается с приходом синхроимпульса, по которому производится запись результатов с выходов узлов 4 тетрадного суммирования в соответствующие буферные регистры 5, сдвиг в регистре 2 множителя íà k разрядов в сторону младших разрядов, а также запись информации в регистр 22 бло5 ка7, В следующих тактах, эа исключениЕм, последнего, устройство работает аналогич-" но, Основное отличие в работе устройства в последнем такте состоит в том, что резуль10 таты, сформированные на выходе 23 десятичного сумматора 21 и на выходах узлов 4 тетрадного суммирования, не записываются в регистр 22 и в буферные регистры 5, а поступают на равновесовые входы блока 8

15 суммирования (результаты, сформированные на выходах узлов 4, предварительно преобразуются в преобразователях 6 из двоичного кода в десятичный). На выходе блока 8 суммирования формируется стар20 шая часть результата устройства, Формула изобретения

Устройство для умножения чисел, содержащее и-разрядные регистры множимо25 го и множителя (п-разрядность десятичный сомножителей), блок формирования частичных произведений, n+k узлов тетрадного суммирования (k — число десятичных разрядов множителя, обрабатываемых за один

30. такт, 1 k )п/2(, )х(— ближайшее целое, большее или равное Х), n+k буферных регистров и блок приведения, причем входы множимого и множителя устройства соединены соответственно с информационными

35 входами и-разрядных регистров множимого . и множителя, управляющие входы которых соединены с управляющими входами n+k буферных регистров и блока приведения и управляющим входом устройства, выход ре40 гистра множимого соединен с входом первого сомножителя блока формирования частичных произведений, вход второго сомножителя которого соединен с выходом k младших разрядов регистра множителя, а

45 выходы — с первыми входами соответствующих узлов тетрадного суммирования, вто- рой вход j-ro узла тетрадного суммирования

- (j=1„...n) соединен соответственно с выходом {j+k)-ro буферного регистра, выходы n+k

50 узлов тетрадного суммирования соединены с информационными входами соответству-: ющих n+k буферных регистров, l-й информационный вход блока приведения (l=1,...,k) соединен соответственно с выходом i-го бу55 ферного регистра, а первый выход — с выходом младшей части результата устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены n+k — 1 преобразователей двоичного кода в десятичный и блок суммиро1817091

Ria. Л

Составитель А,Шостак

Техред М,Моргентал Корректор H.Êåøåëÿ

Редактор Т.Иванова

Заказ 1723 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101 вания, выход которого соединен с выходом старшей части результата устройства, выходы (n+k)-ro узла тетрадного суммирования, n+k — 1 преобразователей двоичного кода в десятичный и второй выход блока приведения соединены соответственно с равновесными входами блока суммирования, входы

n+k-1 преобразователей двоичного кода в десятичный соединены с выходами соответ5 ствующих узлов тетрадного суммирования..