Импульсный частотно-фазовый детектор

 

Использование: радиотехника системы фазовой автоподстройки частоты. Сущность изобретения; импульсный частотно-фазовый детектор содержит первый и второй D- триггеры первого канала, первый и второй D-триггеры второго канала, элементы ИЛИ и первого и второго каналов соответственно , интегратор-сумматор, элемент 2И- 2ИЛИ-НЕ, а также дополнительный элемент ИЛИ, светодиод и регистр. В устройстве уменьшается уровень импульсных помех в выходном сигнале, поскольку выводится лишь один из D-триггеров, формирующий информационный сигнал, кроме того, небольшое число элементов позволяет повысить быстродействие. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)л Н 03 D 13/00

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) 53433l! i 3

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4757024/09 (22) 09.11.89 (46) 07.04.93. Бюл, М 13 (71) Научно-исследовательский институт приборостроения (72) А.В.Колосов (56) Патент CLLIA N 4764737, кл. Н 03 1 7/06, 1988. (54) ИМПУЛЬСНЫЙ ЧАСТОТНО-ФАЗ ОВЫЙ ДЕТЕКТОР (57) Использование: радиотехника системы фазовой автоподстройки частоты. Сущность изобретения; импульсный частотно-фазоИзобретение относится к радиотехнике и может использоваться в системах фазовой автоподстройки частоты.

Цель изобретения — уменьшение уровня импульсных помех в выходном сигнале. а также повышение быстродействия при упрощении устройства.

На чертеже представлена структурная электрическая схема детектора.

Импульсный частотно-фазовый детектор содержит первый и второй 0-триггеры 1 и 3 первого канала, первый и второй 0-триггеры 2 и 4 второго канала, элемент ИЛИ. 5 первого канала, элемент ИЛИ 6 второго канала, интегратор-сумматор 7 и элемент 2 И2 ИЛИ-НЕ 8, а также дополнительный элемент ИЛИ 9, светодиод 10 и резистор 11, Принцип работы устройства рассмотрим на примере его выполнения на микросхемах ТТЛ-серии, Импульсный частотно-фазовый детектор (ИЧФД) работает следую им образом.

„, .Ж„„1807550 А1 вый детектор содержит первый и второй Dтриггеры первого канала, первый и второй

D-триггеры второго канала, элементы ИЛИ и первого и второго каналов соответственно, интегратор-сумматор, элемент 2И2ИЛИ вЂ” НЕ, а также дополнительный элемент ИЛИ, светодиод и регистр. В устройстве уменьшается уровень импульсных помех в выходном сигнале, поскольку выводится лишь один из 0-триггеров, формирующий информационный сигнал, кроме того, небольшое число элементов позволяет повысить быстродействие. 1 ил.

В исходном состоянии на прямых выходах всех D-триггеров уровни напряжений соответствуют логическому "0". Пусть на Свход первого 0-триггера 1 первого канала поступают импульсы опорной частоты Fo, а на вход первого D-триггера 2 второго канала — импульсы контролируемой частоты F>. При этом на указанные входы могут поступать импульсы как малой, так и большой (произвольной) длительности.

В ИЧФД возможны режимы сравнения частот, когда Fo < Fi или Fo > F, либо режим сравнения фаз, когда Fo = F >, íî Ap > 0 или

Лp.< О. где Ь р — разность фаз между опорной и контролируемой частотами. Пусть

Fo < F1 и элемент 2И вЂ” 2ИЛИ-НЕ 8 в работе не участвует, при этом на выходе первого

0-триггера 2 второго канала формируются широтно-модулированные импульсы, длительность которых пропорциональна разности фаз между частотами Fo u Fi. Через определенное время (в худшем случае чепез время 1) Fn-F>, когда Лр становится больше

1807550

2 л, между импульсами частоты Fi появляются два импульса более высокой частоты.

Первый импульс частоты Fi в указанной си- . туации переключает первый D-триггер 2 второго канала в состояние логической "1", а второй импульс частоты Fi записывает логическую "1" из первого D-триггера 2 второго канала в второй 0-триггер 4, Каждым последующим импульсом частоты Fi состояние второго 0-триггера 4 второго канала подтверждается, поскольку логическая "1" с его прямого выхода через элемент ИЛИ 6 поступает на 0-вход второго

0-триггера 4 второго канала. Таким образом, на выходе второго D-триггера 4 второго канала фиксируется постоянный уровень логической "1", означающий отрицательный знак частотной расстройки: Fq — Fi < О. Одновременно напряжение логической "1" с выхода элемента ИЛИ 6 второго канала в виде постоянного уровня поступает на вход интегратора-сумматора 7, при этом напряжение на выходе интегратора-сумматора 7 увеличивается с максимальной скоростью, уменьшая тем самым частотную расстройку на входах ИЧФД до момента изменения знака разности фаз частот Fo и Fi, После изменения знака разности фаз частот Fo u

Г импульсы частотой Fo начинают опережать по фазе импульсы частоты Fi, В результате первый же опережающий импульс частоты Fo переключает первый D-триггер 1 первого канала в единичное состояние, а первый 0-триггер 4 второго канала по входу сброса сбрасывается в "0" напряжением с инверсного выхода первого D-триггера 1 первого канала. Таким образом, второй Dтриггер,4 второго канала при Ьр < 2 лот-, ключается и на выходах 0-триггеров 3 и 4 фиксируются уровни логического "0", означающие режим фазового сравнения входных частот. В этом режиме на выходе элемента ИЛИ 6 второго канала наблюдаются импульсы длительностью, пропорциональной фазовому рассогласованию входных частот,Fo и Fi, На выходе интегратора-сумматора 7 .происходит увеличение напряжения, пропорциональное длительности импульсов, поступающих на вход интегратора-сумматрра 7, уменьшающее рассогласование фаз входных сигналов.

При нулевом сдвиге фаз между входными сигналами на выходах элементов ИЛИ 5 первого канала и ИЛИ 6 второго канала импульсы отсутствуют, удерживая интеграторсумматор,7 в закрытом состоянии.

В силу. симметричности схемы ИЧФД его работа в случае Fo > Fi аналогична работе при Fo < Fi, с той лишь разницей, что в

10

15 состояние логической "1" переключается второй D-триггер 3 первого канала, напряжение с которого через элемент ИЛИ 5 первого канала воздействует на интегратор-сумматор 7, уменьшая напряжение на его выходе с максимальной скоростью до момента изменения знака фазового рассогласования, при этом второй 0-триггер 3 первого канала сбрасывается в нулевое состояние после переключения первого Dтриггера 2 второго канала в единичное состояние первым же импульсом частоты Fi после указанной ситуации, Далее наступает режим сравнения фаз входных частот, при котором на выходе первого D-триггера 1 первого канала формируются импульсы длительностью, пропорциональной величине фазового рассогласования частот Fo и Fz, Fi, Наличие же элемента 2И вЂ” 2ИЛИ вЂ” НЕ.8

20 позволяет работать с входными импульсными сигналами большей длительности, При этом алгоритм работы D-триггеров 1 и 2 несколько отличен, Так, в случае опережения по фазе сигнала частоты Fo относитель-, но сигнала частоты Fi первым импульсом по положительному фронту первый 0-триггер 1 первого канала взводится в единичное состояние. Логическая "1" с выхода первого

0-триггера 1 первого канала поступает на

3О первый вход логического элемента 2И2ИЛИ вЂ” HE 8 (при этом до прихода входных импульсов на выходе элемента 2И-2ИЛИНЕ 8 имеется логическая "1"), с инверсного же выхода первого D-триггера 1 логический

"0", поступая на 0-вход второго 0-триггера

2 второго канала, блокирует его переключение в едини«ное состояние, Логическая "1", поступающая с прямого выхода первого Dтриггера 1 на первый вход элемента 2И40 2ИЛИ вЂ” НЕ 8, разрешает тем самым прохождение входного импульса на сбросовые входы 0-триггеров 1 и 2, Поэтому в момент прихода импульса Fi на выходе элемента 2И-2ИЛИ-HE 8 появляется импульс, 45 который сбрасывает первый 0-триггер 1 . первого канала. При этом длительность импульса сброса определяется временем задержки элементов 2И.— 2ИЛИ вЂ” НЕ 8 и временем переключения D-триггера и поэ5(тому не зависит от длительности импульсов входного сигнала, позволяя тем самым работать с импульсами большей длительности. Поскольку в устройстве взводится лишь один из D-триггеров, формирующий информационный сигнал, импульсные помехи во входном сигнале отсутствуют.

К дополнительным преимуществам следует отнести возможность надежной инди- кации режима синхронизма (захват систе ;ы фазовой автоподстройки частоты (Ф . 1), ко1807550 торая реализуется, например, подключением выходов вторых D-триггеров каждого канала к входам исполнительного элемента

ИЛИ 9. При этом в режиме синхронизма на выходе дополнительного элемента ИЛИ 9 имеется логический "0". в частотном режиме — логическая "1". Подключение к выходу дополнительного элемента ИЛИ 9, светодиода

10 с резистором R 11 обеспечивает визуальную индикацию "захвата" системы ФАП, в котором используется рассмотренный импульсный частотно-фазовый детектор.

Формула изобретения

Импульсный частотно-фазовый детектор, выполненный в аиде двух каналов, каждый из которых содержит первый и второй

0-триггеры. входы синхронизации которых являются входом соответствующего канала, и элемент ИЛИ, входы которото подключены к прямым выходам D-триггеров, а выход подключен к 9-входу второго D-триггера, отличающийся тем, что, с целью уменьшения уровня импульсных помех в выходном сигнале. а также повышения быстродействия при упрощении устройства. в него введены интегратор-сумматор, входы которого подключены к выходам элементов

5 ИЛИ каждого канала, и элемент 2И вЂ” 2ИЛИНЕ, первый и второй входы которого подключены к прямому выходу первого

D-триггера второго канала и входу синхронизации первого D-триггера первого кана10 ла, третий и четвертый входы подключены соответственно к входу синхронизации первого D-триггера второго канала и выходу первого D-триггера первого канала, а выход подключен к входам сброса первых D-триг15 геров каналов, D-вход и инверсный выход первого D-триггера одного из каналов подключены соответственно к инверсному выходу и D-входу первого 0-триггера другого канала, инверсный выход первого D-тригге20. ра одного канала подключен к входу сброса второго О-триггера другого канала, а выход интегратора-сумматора является выходом импульсного частотно-фазового детектора, 1807550

Составитель Л,Закс

Техред М.Моргентал Корректор Л,Филь

Редактор

Производственно-издательский комбинат "Патент", r. Ужгород, ул,Гагарина, 10".

Заказ 1384 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035. Москва, Ж-35, Раушская наб„4/5