Устройство для деления

 

Устройство для деления относится к вычислительной технике и предназначено для выполнения операции умножения кодов без знаков, операции умножения в прямом коя (г) де, операции деления в прямом коде с определением делимого и делителя, не меньшего делимого по модулю, и операции деления в прямом коде по заданным делимому и делителю. Цель изобретения - расширение класса решаемых задач за счет обеспечения дополнительных возможностей выполнения операции умножения кодов без знаков, операции умножения в прямом коде и операции деления в прямом коде с определением делимого и делителя, не меньшего делимого по модулю. Устройство содержит блок 1 управления, умножитель 2, сумматор 3. регистр 4, блок 5 памяти. Новым в устройстве является то, что Оно содержит формирователь 6 информационных сигналов, компаратор 7, коммутатор 8, блок 9 злеменСО С 2 ON СО XJ 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)з 6 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4815958/24 (22) 1-7.04.90 (46) 07.07.92. Бюл. М 25 (71) Конструкторское бюро "Горизонт" (72) Е.Ф.Киселев (53) 681.325(088.8) (56) Авторское свидетельство СССР

N. 1104523, кл. G 06 F 7/38, G 06 F 15/20, 1982, Авторское свидетельство СССР

Q 1265763, кл. G 06 F 7/52, 1985. (54) УСТРОЙСТВО ДЛЯ ДЕЛ Е НИЯ (57) Устройство для деления относится к-вычислительной технике и предназначено для выполнения операции умножения кодов без знаков, операции умножения в прямом кофи) щг

„., SU,, 1746378А1 де, операции деления в прямом коде с определением делимого и делителя, не меньшего делимого по модулю, и операции деления в прямом коде по заданным делимому и делителю. Цель изобретения — расширение класса решаемых задач за счет обеспечения дополнительных возможностей выполнения операции умножения кодов без знаков, операции умножения в прямом коде и операции деления в прямом коде с определением делимого и делителя, не меньшего делимого по модулю. Устройство содержит блок 1 управления, умножитель 2, сумматор

3. регистр 4, блок 5 памяти. Новым в устрой.стве является то, что оно содержит формирователь 6 информационных сигналов, компаратор 7, коммутатор 8, блок 9 злемен1746378

10

35

4Q тов И, блок 10 элементов ИЛИ, первый 11 и второй 12 элементы И, элемент ИЛИ-НЕ 13, элемент ИЛИ 14, 2+и-разрядную входнуювыходную шину 15 данных, входы 16 двух младших разрядов кода одного из сомножителей операции умножения кодов без знаков, вход 17 управления вводом данных, вход 18 старшего и вход 19 младшего разрядов двухразрядного кода операции, вход 28 выбора устройства, четыре информационных выхода (c первого 21 по четвертый 24) и управляющий выход 34. Устройство может

Изобретение относится к вычислительной технике, предназначено для выполнения операции умножения кодов без знаков, операции умножения в прямом коде, операции деления в прямом коде с определением делимого и делителя не меньше делимого по модулю и операции деления в прямом коде по заданным делимому и делителю и может быть использовано при построении функционально ориентированных процессоров с программируемой логикой, алгоритмы которых реализуются с широким использованием модификаций операций умножения и деления, например, при построении функционально ориентированного процессора (ФОП) управления векторным или растровым электронно-лучевым индикатором устройства отображения информации (УОИ) сложной информационной системы типа метеорадиолокатора (МРЛ)

Известный индикатор на электроннолучевой трубке с двухкоьрдинатным электромагнитным управлением положением луча электронно-лучевой трубки и модуляцией его по яркости, клавиатуру для управ.ления режимами функционирования УОИ, датчик координат маркера. формирователь кодограмм оператора и ФОП для связи УОИ с другими подсистемами МРЛ и управления индикатором в процессе синтеза информационной модели обстановки в зоне обзора

МРЛ, причем ФОП содержит ряд устройств, в их числе цифро-аналоговый формирователь сигналов управления индикатором, устройство синхронизации и временных программ, устройство программного управления, запоминающее устройство оперативной и постоянной информации, микропроцессор для выполнения логических и коротких арифметических операций, устройство для быстрого выполнения требуемых модификаций операций умножения и быть использовано при построении функционально ориен гированных процессоров (ФОП) с программируемой логикой, алгоритмы которых реализуются с широким использованием модификаций операций умножения и деления, например, при построении ФОП управления векторным или растровым электронно-лучевым индикатором устройства отображения информационной сложной информации системы типа метеорадиолькатора. 2 з.п. ф-лы, 4 ил. деления (с помощью этих операций в ФОП выполняются с требуемыми быстродействием и точностью все операции преобразования координат, например прямоугольных координат в полярные координаты, полярных координат в прямоугольные координаты, прямоугольных координат при повороте осей, вычисление высоты и т,п.), устройство ввода-вывода и шины данных, адреса и управления.

Цель изобретения — расширение класса решаемых задач путем обеспечения дополнительных возможностей выполнения операции умножения кодов без знаков, операции умножения в прямом коде и операции деления в прямом коде с определением делимого и делителя не меньшего делимого по модулю.

На фиг.1-3 приведена функциональная схема устройства; на фиг.4- временные диаграммы режимов функционирования.

Устройство (фиг.1) содержит блок 1 управления, умножитель 2, сумматор 3, регистр 4, блок 5 памяти, формирователь 6 информационных сигналов. компаратор 7, коммутатор 8, блок 9 элементов И, блок.10 элементов ИЛИ, первый 11 и второй 12 элементы И, элемент 13 ИЛИ-НЕ, элемент 14

ИЛИ, (2+n)-разрядную входную-выходную шину 15 данных, входы 16 двух младших разрядов кода одного иэ сомножителей операции умножения кодов без знаков, вход 17 управления вводом данных, вход18старшего и вход 19 младшего разрядов двухразрядного кода операции, тактовый вход 20, выходы с первого 21 по седьмой 27 формирователя 6. вход 28 выбора устройства, выход 29 сигнала "больше" и выход 30 сигнала

"Равно" компаратора7, выходы с первого 31 по восьмой 38 блока 1 и (2+п)-разрядные выходы 39 старшей части и выходы 40 и старших разрядов младшей части 2 (2+n}разрядного произведения умножителя 2.

1746378

Блок 1 (фиг.2) содержит с первого 41 по шестой 46 элементы И-НЕ, триггер 47, сдвиговый регистр 48, элемент ИЛИ-НЕ 49, первый элемент И 50. с первого 51 по шестой

56 элементы ИЛИ и с второго 57 по пятый 5

60 элементы И.

Формирователь 6 (фиг.3) содержит первый 61 и второй 62 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первый 63 и второй 64 элементы

НЕ, первый:65 и второй 66 элементы И, 10 элемент ИЛИ 67 и буферный регистр 68.

Устройство описывается для реализации при n = 10 на интегральных схемах (ИС) серий 530, 533, 556 и 1802 так, что умножитель 2 представляет собой ИС 1802ВР4, 15 сумматор 3 выполнен на трех ИС 53ЗИМ6, регистр 4 содержит две ИС 533ТМ9, блок 5 выполнен из двух ИС 556 РТ7, компаратор

7 содержит три ИС 533СП1, коммутатор 8 выполнен на трех ИС 530КП11, триггер 47 20 выполнен на половине ИС 533ТМ2, регистр:

48 представляет собой ИС 533ИР8, регистр

68 выполнен на ИС 533ТМ9, а остальные составные части устройства, блока 1 и формирователя 6 выполнены на комбинацион- 25 ных элементах соответствующих ИС серии

533.

Умножитель 2 (ИС 1802ВР4) содержит первый и второй регистры сомножителей, входы которых являются первым и вторым 30 информационными входами умножителя 2 соответственно, триггер округления, блок умножения, сдвигатель, третий регистр старшей и четвертый регистр младшей частей произведения, первый буфер старшей и 35 второй буфер младшей частей произведе-: ния, выходы которых являются выходами 39 и 40 умножителя 2, первый, второй, третий .и четвертый синхровходы, являющиеся входами записи первого, второго, третьего и 40 четвертого регистров умножителя 2 соответственно, управляющий вход, являющийся входом .управления "прозрачностью" третьего и четвертого регистров (при сигнале "1" на этом. входе третий и четвертый 45 регистры становятся "прозрачными" — от сдвигателя сигналы произведения проходят: сквозь эти регистры и первый и второй буферы на выходы 39 и 40 умножителя 2, а при сигнале "0" наэтом входе на выходы 39и40 50 через: первый и второй буферы проходят сигналы соответственно от третьего и чет.вертого регистров, занесение информации в которые осуществляется по сигналам с третьего и четвертого синхровходов умно- 55 жителя 2, соответственно) и еще несколько управляющих входов(не показаны), на которые поданы постоянные сигналы, обеспечивающие функционирование умножителя 2 . по модулям 12-разрядных сомножителей

1 (они содержатся в первом и втором регистрах умножителя 2) и выдачу на выходы 39 . 12-разрядной старшей части произведения с округлением и на выходы 40 десяти стар ших разрядов младшей части 24-разрядного произведения.

Приняты обозначения: Ф15- код на шине 15, П17- прямой сигнал на входе 17, П28 — инверсный сигнал на входе 28, И20- прямые импульсы на входе 20, И31 — инверсные импульсы на выходе 31 блока.1, Ф39 — код на выходе 39 умножителя 2, П11 — прямой сигнал на выходе элемента 11, П51 = П34инверсный сигнал на выходе элемента 51, являющийся сигналом на выходе 34 блока 1 и т.п.

Кроме того, обозначено через П15 и ПЗ9 разрядные цифры ("0" или "1 "} старших разрядов кодов Ф15 и Ф39 соответственно, через Ф15* и Ф15 * (1+n)-.ðàçðÿäíûé и и-разрядный коды, образованные младшими (1+n) разрядами и младшими и разрядами кора Ф15 соответственно, через Ф39 и

Ф39* коды, образованные младшими (1+и) и и разрядами .кода Ф39 соответственно, через Ф4* и-разрядный код. образованный младшими разрядами (1+и)-разрядного кода Ф4, причем над наклонной чертой, пересекающей кодовые шины устройства (фиг, 1), в круглых скобках проставлены разрядности укаэанных кодов.

Обозначено также сигналы на выходах первого, второго и третьего разрядов сдвигового регистра 48 блока 1 через П48а, П486 и П48в соответственно, а содержимое первого Рг1, второго Рг2, третьего РгЗ и четвертого Рг4 регистров умножителя 2 через(Рг1), (Рг2), (РгЗ) и (Рг4) соответственно.

В процессе функционирования устройства загрузка кодов в регистры 68 и 4 производится по окончанию импульсов И31 и

И32 соответственно, установка в "0" и изме- . нение содержимого регистра 48 производятся непосредственно по И52 и по окончанию И60 соответственно, установка в

"0" и изменение состояния триггера 47 производятся непосредственно по сигналу П17

- 0 и по окончанию импульса И41 = И31 соответственно, загрузка кодов в регистры

Рг1 и Рг2 умножителя производится по окончании импульсов ИЗ5 и ИЗ6 соответственно, при П27 = 0 загрузка регистров РгЗ и

Рг4 умножителя 2 производится по окончании импульсов И37 и И38 соответственно, а при П27 = 1 регистры РгЗ и Рг4 умножителя

2 "прозрачны", т.е. выходные коды этих регистров непосредственно повторяют значения их входных кодов.

Ввод операндов в устройство или съем результата от устройства производится по

1746378

* шине 15, являющейся шиной данных ФОП, П15 Ф15 Ф15 загружается в Prl умножит.е. по этой шине в ФОП производится пе- теля 2 по И35, а в такте 12 код второго редача информации от одного выбранного (2+п >азрядного сомножителя Ф (Т2) устройства на другое адресуемое устройст- Ф 15 Ф9= Ф15 * Фlбзагружается в Рг2умново. 5 жителя 2 по И36; при коде П18 П 19 01

Временные программы поступления на, операции умножения в прямом коде в такте устройство кодов Ф15 и Ф16, сигналов П18 Т1кодФ(Т1)-ОФ15*первогосомножителя, и П19 и импульсов И20 при.П17 = 1 и П28- значения двух старших разрядов которого

1 и съема с устройства результата при П17- равны, "О", загружается в Р<1 умножителя

О;П 28=0 и П34 = 1 определяют функциони- 10 2 по И35, а в такте Т2 код Ф (Т2) - Ф15 00 рование устройства во времени так, что в второго сомножителя, зйачения двух младего работе можно выделить следующие че- ших разрядов которого равны 0", загружатыре режима (фиг,4); первый режим Рl хра- ется в Рг2 умножителя 2 по И36; при коде

- нения, выполняемый при П17 =О, П28-1 и П18 П19 - 10 операции деления в прямом

П34 = 1; второй режим Р2 ввода. выполняет- 15 коде с определением делимого и делителя ся при П17 = 1 и П28 = 1 и содержит два не меньшего делимого по модулю или при временных такта Тl и Т2, длительность каж- коде П18 П19 = 11 операции деления в прядога иэ которых равна длительности перио- мом коде по заданным делимому Ф (Т1) и да Тти частоты следования тактовых делителю Ф (Г2) в такте Тl код Ф Я1)импульсов И20; третий режим РЗ выполне- 20 ОФ15*икодФ15* загружаютсяпоИЗ5ипо . ния операции деления при П17 - О, П28 - 1 И32 в Рг1 умножителя 2 и регистр 4 соответи П34=0,содержащийтривременныхтакта ственно, а в такте Т2 код Ф (Т2) = ОФ15*

t1, t2 и т3, длительность каждого из которых загружается или в регистр 4 при П19 - 1 по равна Тти; четвертый режим Р4 съема ре- И32, либо в Ргl умножителя 2 при П29-0 по эультата операции, выполняемый при П17- 25 И35, причем вес старшего разряда кода

О, П28 = О и П34 = 1 за время Тти. Ф15* равен 2, но каждый из кодов Ф(Т1)

Чередование режимов работы устройст- или Ф(Т2) не превышает кода 1-=010...0, т.е. ва, т.е. вэаимосинхронизация его входных и числа +1 в модифицированном дополнивыходных кодов и сигналов, обеспечивается тельном коде. устройством программного управления ФОП 30 Кроме того, в режиме Р2 в тактах Т1 и так, что после каждого режима Р1 может сле- Т2 формируется по одному импульсу И31, no . довать режим Р2 или Р4, после каждого режи- каждому из которых в регистр 68 загружаютма Р2 при П18 = 1 следует режим PÇ, после сятакиесигналы,что послеокончания режикаждогарежима Р4следуетрежим Р1илиР2, ма Р2 регистр 68 вырабатывает шесть а после каждого режима Р2 при П18-О или 35 сигналов П18(Т1) - П18(Т2), П19(Т1)

РЗ может следовать режим Рl или-Р4, напри- П19(Т2), П15(Т2), П15(Т1), ll29(T2}, ПЗО(Т2), мер, на фиг,4 показано следующее чередова- где П15(Гl) и П15(Т2} определяют значения ние режимов работы устройства: знаковых разрядов соответственно первого

Р l-Р2-Р l — Р4 — Р l-Р2 — РЗ-Р1-Р4-Р1-.... и второго введенных в устройство операнВ режиме Р1 в памяти устройства со- 40 довпри П18П19- 00e режиме Р2,а П29(Т2) держится информация, обусловленная и ПЗО(Т2) являются сигналами П29 и ПЗО предысторией его функционирования, триг- сравнения в такте Т2 кода Ф(Т2) с кодом Ф4

rep47сигналом П17=0фиксированноуста- (т.е. с Ф (Тl)), содержащемся в регистре 4, новлен в "О". В этом состоянии триггер 47 Этисигналы вырабатываются на выходах29 на прямом и инверсном выходах вырабаты- 45 и 30 компаратора 7, ваетсигналы П47= О и П47-1 соответствен- В режиме PÇ выполняется операция дено, а на выходе 34 блока 1 вырабатывается ления делимого (Рг1) на делитель Ф4 р (Рг1)ъ, сигнал П34 = 1, означающий, что сдвиговый >0-0...0, введенные в устройство в предше. регистр 48 находится в состоянии П48а ствовавшемрежимеР2согласновыражениП48б П48в = ООО. 50 ° ям

В режиме Р2 на устройство поступают в (Рг1) Ф(Т1) П29 2 ЧФ(Т2). П2 2, любом из тактов Тl (при П47-О) и Т2 (при . Ф4 Ф(Т1) П29 2 /Ф(Т2) П29 . (1)

П47 = 1) неизменные коды П18.П19 опера- Алгоритм деления кодов заключается в ции, в такте Тl код Ф (Тl) первого операнда определении с помощью блока 5(n+ фразоперации, а в такте Т2 код Ф(Т2) второго 55 рядной обратной делителю величины операнда операции следующим образом в Ф0<> (1/Ф4) - e5(t2) Ф5ф1) - e5(t2) + зависимости от кода операции: при коде Ф5(т1} (2)

П18 ГИ9 = 00 операции умножения кодов и умножении кода (2) на делимое согласно без знаков в такте Тl код ttepsoro (2+n)-раз- выражению рядного сомножителя Ф (Tl) = П12 Ф15*

1746378

Фокр ((Ргl) cD5(t l)) + (Ргl) cD5(t2)» ФЗ9 +Ф40=2 +1-29=1 — 2ю= (Pr1)/Ф4, (3) 9 гдеФлкя — операцияусечеииясокруглеиием 1111111111 я — «го кода (1/Ф4) до (n+n)-разрядов. а кода ((Prl)

1 — 2

cD5(t1)) до п разрядов; д Пример 3. (Prl) " 001111111111cD5(t1) — n-разрядный код с весом стар- h щего (или младшего) разряда 2 1 (или 2 "), Ф4 10000000000=1. вырабатываемый блоком 5 в такте 1; Фокр(1/Ф4) 0000000g01 00000000002

cD5(t2) — n-разрядный код с весом стар- Ä р, cD((t2) f, Ф5(1) =. 0. шего (или младшего) разряда 2" (или 2о), 10 ФЗ9** О, Ф40 = 1 — 2, Ф39 + Ф40вырабатываемый блоком 5 в такте t2 2 1в 1 — 2

4 -1р

Алгоритм (3) выполняется при условиях 1

i< (Pr1< Ф4< 1, В режиме Р4 по сигналу П28 = О к шине

< Ф5(11) < (1-2"). 15 подключаются выходы коммутатора 8

1 4 Ф5(12) < 2" (4) 15 (при П28=1 выходы коммутатора 8 находяттак, что в такте tl по сигналу ll33 - 1 и ся в третьем высокоимпедансном состояи-разрядному коду Ф4* блок 5 вырабатыва- нии) и от этой шины отключаются выходы ет код Ф5(т1) - Ф15 *, загружаемый в виде всех других устройств ФОП. Поэтому при кода cD(t1) = Ф15** 0 в регистр Pr2 умножи- . П28 = 0 устройство выдает на шину 15 код теля 2 пой36; втакте t2 посигналуПЗЗ=О 20 Ф15 = Ф8 П27 (П14 Ф39 )ЧП27 (П24 и коду Ф4* блок 5 вырабатывает код Ф5(т2) ОФ10), (6)

- Ф15, а по импульсам И36и И37 в реги- являющийся результатом операции, код стры Рг2 и РгЗ умножителя 2 загружаются П18{Т1), П19(Т1), который содержится в рекоды cD(t2) = cD5(t2)00 и Фокр ({Рг1) Ф5 (tl)) гистре 68 формирователя 6 и указывает, что соответственно; в такте tÇ в регистр Pi4 25 результат(6) является при П27 = 1 произвеумножителя 2 по И38 загружается код (Prl) дением, а при П27 = О частным.

Ф5(т2), поскольку п старших разрядов этого Блок 1 служит для формирования шести кода имеют нулевые значения, что обуслов- синхронизирующих импульсов и двух уплено (2) и (4). Следовательно, после оконча- равляющих сигналов ния режима PÇ сумматор 3 будет 30 - И31 = И41 = П17 И20, вырабатывать код . И32 = И57 = И31.(П47ЧП47. П18 П29), И35= И58= И31 fl47VI147 П18 П29, ФЗ = Ф39**+ Ф40 = Фокр {(Рг1) cD5(tl))+ И36 = И59 = И31 П47 И20 (П48аЧП48б), (Ргl) cD5(t2) (5) И37= И45= И20 П48б, операции деления кода (Prl) на код Ф4 при 35 И38 = И46 = И20 П48в, условиях (4), поскольку выражения (3) и (5) ПЗЗ = П48а, эквивалентны. д П34 = П17Ч(П48аЧП48бЧП48в) (7).

При выполнении алгоритма (5) Ф4 = 0 в режимах Р2 и PÇ так, что в режиме Р2 только при Ф4 = 0Ч1. Поэтому в данном вырабатываетвтакте Tl (ò.е, при П47-0)по случае блок 5 программируется так, что 40 импульсу И31, И32, И35 и И52, а в такте Т2, cD5(t1) - О...О, Ф5(с2) = 0...01 = 1. (т.е. при П47 ==Я по импульсу И31, ИЗ при .Выполнение алгоритма (5) проиллюст- П18 П29 = 1, И35 при П18.П29 = l и И60 = рируем, например, тремя примерами для и И5ЗЧИ44ЧИ46 по И53, по окончании которо10к л® го при П50 = 1 регистр 48 переходит в состоПример 1.(Ргl)-000000000001=2," . 45 яние "100и тактаtl режима PÇ; в режиме PÇ

Ф4-0000000010 2 . в такте tl (т.е. при Ф48 = 100) — сигнал ПЗЗ

Фокр(фЬ4)10000000gO 0000000000 - П48а = 1, импульс И36 импульс И60, в

Ф5 (t2)=2 Ф5(11)=Ол к такте с2 (т.е, при Ф48 = 010) — по импульсу

g . Ф39**- Фокр (2 0) = О, Ф40 = 2 2 = Й36, И37 и И60, в такте t3 (т,е, при Ф48 =

2 -1000000000, л д, p, p. - p, 50 =001) — импульс И38 и импульс И60, а в

Ф39**+Ф40= 0+2 2 =2 /2 . каждом из тактов режима PÇ (т.е. при Ф48

10 .000) — сигнал П34 = 0. я П Р и м Е Р 2: (Pr1) = 001111111110 1 — . Элемеиты 11 и 13 служат для фоомиро29 ванияуправляющегосигналаП11=П18тП19 П17, Ф4- 011.11111111 = 1 — 2 . равного "l" только в режиме Р2 при вводе onecDoKpf 1/Ф4) =0000000)01 0000000ЦО1 55 рандов операции умножения (2+и) раэрядсР ô2 ), Я5Й1)=2 " . ных кодов без знаков, *о - 1О- -1О д Ф 9 „= фур((1-a ) z )=2, Ф40= Элемент 12 служит для формирования (1-29) 1 1-2 сигнала П12 = П15 Пll равного иОи при П11

= О и определяющего значение П12 = П15

1746378

= 1 значение или П14 = П39 старшего яда произведения операции умножекодов без знаков (т.е. при П19 (T1) - О), о значение П14 = П25 знакового разряда рации умножения в прямом коде (т.е.

П19 (Т1) = 1).

Умножитель 2 режимах Р1 и Р2 служит

П27.- 1 для запоминания в регистрах и Pr2 кодов сомножителей (Рг1) = Ф(Т1)

2 = Ф(Т2) и формирования по ним (2+и)рядного произведения

Ф39 - Фокр ((Pr1) (Pr2)), . (10) старших разряда которого являются чащими при П19 (Т1) = О или имеют нулезначения при П19 (T1)= 1, а при П27 = О запоминания в регистрах РПЗ и Pr4 ирядных слагаемых алгоритма (5), полнных в соответствии с выражениями

° ° (РПЗ = Ф39* = Фокр ((Рг1) Ф5(с1)). (Р64) = Ф40 = (Рг1) e5(t2). (11)

Сумматор 3 функционирует согласно(5).

Блок 10 служит для формирования ирядного кода модуля частного операции ения (т.е. при П27 = О). в соответствии с ажением

Ф10 = П26 ФЗЧ П26 (1 — 2 "), (12) мутатор 8 служит для выдачи в режиме на шину 15 результата (6) операции, код (Т1) П19 (Т1), который содержится в ретре 68.

О функционировании устройства в цедает представление фиг.4, на которой азано: режим Р2 выполняется в течение х периодов частоты следования импульИ20- фиг.4а,б,г,е; режим РЗ выполняетв течение трех периодов частоты дования импульсов И20, когда блок 1 абатывает управляющий сигнал П34 = О, ключающий к шине 15 выходы п-раэрядо кода Ф5 = Ф15 блока 5 и отключаюй от этой шины выходы остальных ройств ФОП вЂ” фиг.4е,ж,з,и; режим Р4 поляется в течение одного периода частоследования импульсов И20, когда на устйство поступает сигнал П28 О, ключающий к шине 15 выходы Ф8 = Ф15 мутатора 8 и отключающий от этой шины ходы всех других устройств ФОП.

Если при выполнении операции делея при П18 = 1 и П19 - О в режи})че Р2 в ройство ввести коды Ф15(Т1) = 9 и Ф15

) = Х прямоугольных координат Y и Х еряемой величины, то сигналы П21- П24 означают следующие,(используемые при еобразовании ко ов Х и V прямоугольных рдинат в коды А и Д полярных коордит) логические переменные

П21 = 0=JOnpuIYI< I XI

L1npv I Yl ) 1 Х 1.

П22 = 819А11, старшего разряда кода первого сомножите- П27 ля операции умножения при П11- 1. разр

Блок 9 служит для формирования двух- ния разрядного кода Ф9, равного Ф9 = 00 при либ

П11 = О и.равного Ф9 = Ф16 входному коду 5 one

Ф16, определяющему два младших разряда, при кода второго сомножителя операции умножения кодов без знаков. n pItI

Регистр 4, блок 5 и компаратор 7 испол ь- Р91 зуются только при выполнении операции "0 и Pr деления, причем регистр 4 служит для запо- раэ минания (1+и)-разрядного кода Ф4 модуля делителя (см. (1)) алгоритма деления (5), ком- два паратор 7 служит для формирования в такте зна

Т2 режима Р2сигналов П29и ПЗОсравнения 15 вые кодов Ф (T1) и Ф (Т2) в соответствии с выра- для жениями раз

О.при Ф (Т2) < Ф (Т1) . Ф4 уче

П29 =

1 при Ф (Т2) > Ф P1) = Ф4, 20

О при Ф(Т2) Ф(Т1) Ф4, ПЗО =

1 при Ф (Т2) Ф (Т1.) = Ф4, (8) раз а блок 5 в тактах t1 и t2 режимах,РЗ выра- дел батывает соответственно коды Ф5 (t1) = 25 -выр

Ф15*- и Ф5 (t2) = Ф15. *, определяющие код (2), обратный коду Ф4 с точностью операции Ком усечения с округлением до 2п разрядов с Р4 весом старшего (или младшего) разряда 2 й18 (или 2 "), причем в режиме PÇ по сигналу П34 30 гис

= О к шине 15 подключены выходы блока 5 (при П34 = 1 выходы. блока 5 находятся в . лом третьем состоянии) и от этой шины отключе- пок ны выходы всех других устройств ФОП, дву

Формирователь 6 с:помощью импуль- 35 сов сов И31 запоминает в регистре 68 шесть . ся сигналов и по ним формирует шесть выход- еле ных сигналов выр

П21 - П291Г2), под

П22 =. П249П21, 40 ног

П23 = П15 (T1), щи

П24 = П239 П15 (Т2), уст

П25 = П24 П19 (T2), вы

П26-ПЭО Я2}тП21 П19(Т2).. ты

П27 = П18 (Т2), (9) 45 ро где при П18 (T1) - 1 сигнал П24 определяет под значение знакового разряда частного, при ком

П18 (T1) = О и П19 (T1) = 1 сигнал П25 опре- вы деляет значение знакового разряда произведения операции умножения в прямом 50. ни коде, при П18 (Т1) = 1 сигнал П26 является уст результатом сравнения модулей операндов (T2 операции деления равен "1" при Ф (Т2) - изм

Ф(Т1) = Ф4 или при П19 (Т1) =. 1 и Ф (Т2) Ф об

<(Т1) = Ф4 и равен "О" и и Ф (Т2) > Ф (Т1) = 55 пр

Ф4, а сигнал П27 = П18 1 показывает; что коо устройство является при П27 = 1 умножите- на лем, при П27 О делителем.

Элемент 14 .служит для формирования сигнала П14- П26МП39, опрадалллтгдаго при

1746378

Il23= YO=А1, П24 YO®X0 = А11, (13) где YO u XG — разря„цные цифры знаковых разрядов кодов Y и Х соответственно;

А1 и А11 — разрядные цифры первого и второго старших разрядов кода А, имеющих веса 180 и 90 соответственно.

Формула изобретения

1. Устройство для деления, содержащее блок управления, умножитель, сумматор, регистр и блок памяти, о т л и ч а ю щ е е с я тем, что, с целью расширения класса решаемых задач путем обеспечения дополнительных возможностей выполнения операции умножения кодов без знаков. операции умножения в прямом коде и операции деления в прямом коде с определением делимого и делителя, не меньшего делимого по модулю, оно содержит формирователь информационных сигналов, компаратор, коммутатор, блок элементов И, блок элементов ИЛИ, два элемента И, элемент ИЛИ-НЕ, элемент ИЛИ, причем первые четыре выхода формирователя информационных сигналов соединены с информационными выходами устройства, пятый выход формирователя информационных сигналов соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом старшего разряда старшей (2+n)-разрядной части произведения умножителя; а выход элемента

ИЛИ соединен с первым информационным входом старшего разряда коммутатора, первые информационные входы младших разрядов которого соединены с выходами младших 1+n разрядов старшей части произведения умножителя, выходы младших и разрядов старшей части и выходы старших и разрядов младшей части 2.(2 + и)-разрядного произведения умножителя соединены с входами первого и второго слагаемых сумматора соответственно, вторые информациЬнные входы и младших разрядов коммутатора соединены с выходами блока элементов ИЛИ, первые входы которого соединены с шестым выходом формирователя информационных сигналов, вторые входы блока элементов ИЛИ соединены с выходами сумматора, четвертый выход формирователя информационных сигналов соединен с вторым информационным входом первого старшего разряда коммутатора, второй информационный вход второго старшего разряда которого соединен с входом переноса сумматора и с входом логического нуля устройства, седьмой выход формирователя информационных сигналов соединен с управляющим входом умножителя и с первым. управляющим входом коммутатора, второй управляющий вход которого являет1 ся входом выбора устройства, выход элемента ИЛИ-НЕ соединен с первым входом первого элемента И, второй вход которого соединен с первым входом блока управле6 ния и входом управления вводом данных устройства, вход старшего разряда кода операции устройства соединен с вторым входом блока управления и первыми входами формирователя информационных сигна10 лов и элемента ИЛИ-НЕ, вторые входы которых соединены с входом младшего разряда кода операции устройства, выход первого элемента И соединен с первыми входами блока элементов И и второго эле16 мента И, второй вход которого соединен с третьим входом формирователя информационных сигналов и входом-выходом старшего разряда шины данных устройства, входы-выходы младших 1+и разрядов кото20 рой соединены с входами младших разрядов первого информационного входа умножителя, первыми информационными входами компаратора и связаны с вторыми информационными входами компаратора

25 через регистр, выходы младших и разрядов которого соединены с адресными входами младших разрядов блока памяти, выходы коммутатора соединены с входами-выходами шины данных устройства, входы-выходы

З0 и младших разрядов которой соединены с выходами блока памяти и вторыми информационными входами старших разрядов умножителя, вторые информационные входы младших разрядов которого соединены с

З5 выходами блока элементов И, вторые входы которого соединены с входами двух млад= ших разрядов кода одного из сомножителей операции умножения кодов без знаков уст-. ройства, выход второго элемента И соеди40 нен с первым информационным входом старшего разряда умножителя, тактовый вход устройства соединен с третьим входом блока управления, выход сигнала "Больше" компаратора соединен с четвертыми входа45, ми блока управления и формирователя информационных сигналов, пятый выход которого соединен с выходом сигнала мРавно" компаратора, первый и второй выходы блока управления соединены с шестым вхоM дом формирователя информационных сигналов и синхравходом регистра соответственно. третий выход блока управления соединен с адресным входом старшего разряда блока памяти, вход выбора которого соединен с чет65 вертым выходом блока управления, являющимся управляющим выходом устройства, а пятый, шестой, седьмой и восьмой выходы блока управления соединены с первым, вторым, третьим и четвертым синхровхоееми умножителл соответственно.

1746378

2.Устройство поп.1, отлича ющеес я тем, .что блок управления содержит шесть элементов И-.НЕ, триггер, сдвиговый регистр, элемент ИЛИ-НЕ, шесть элементов

ИЛИ, пять элементов И, причем первый вход блока соединен с входом установки в

"0" триггера и с первыми входами первых элементов И-НЕ, WIN и И, второй вход блока соединен с вторым входом первого элемента И, выход которого. соединен с информационным входом сдвигового регистра и с первыми входами второго и третьего элементов И-НЕ, третий: вход блока соединен с вторым входом первого элемента И-НЕ и с первыми входами четвертого, пятого и шестого элементов И-НЕ, выход первого элемента И-НЕ соединен с первыми входами второго и третьего элементов

ИЛИ и с синхровходом триггера, прямой выход которого соединен с вторым входом второго элемента ИЛИ, инверсный выход триггера соединен с его информационным входом и вторым входом третьего элемента

ИЛИ, выходы первого и второго разрядов сдвигового регистра соединены с входами четвертого элемента ИЛИ, выход которого соединен с вторым входом четвертого элемента И-НЕ и первым входом .элемента

ИЛИ-НЕ, второй вход пятого элемента И-HE соединен с выходом второго разряда сдвигового регистра, выход третьего разряда котброго. соединен с вторыми входами шестого элемента И-HE элемента ИЛИ-НЕ, выход которого соединен с вторым входом первого элемента ИЛИ, выход второго элемента ИЛИ соединейс входом установки "0" сдвигового регистра и первыми входами второго и третьего элементов И, вторые входы которых соединены с выходами пятого и шестого элементов ИЛИ соответственно. выход третьего элемента ИЛИ соединен с первыми входами пятого и шестого элементов ИЛИ и первыми входами четвертого и пятого элементов И, вторые входы которых соединены с выходом четвертого элемента

И-НЕ; выход шестого элемента И-НЕ соединен с третьим входом пятого элемента И, выход которого соединен с синхровходом сдвигового регистра. четвертый вход блока соединен с вторым входом второго элемен.та И-НЕ, выход которого соединен с вторыми входами пятого элемента ИЛИ и третьего элемента И-НЕ, выход которого соединен с вторым входом шестого элемента ИЛИ, а первым, вторым, третьим, четвертым, пятым, шестым, седьмым и восьмым входами блока являются выходы первого элемента

И-НЕ, второго элемента И, первого разряда сдвигового регистра, первого элемента.

ИЛИ, третьего элемента И, четвертого элемента И, пятого и шестого элементов И-НЕ соответственно.

10 3. Устройство поп.1, отл ич а ю щеес я тем, что формирователь информационных сигналов содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, два элемента НЕ, два элемента И, элемент ИЛИ, буферный ре15 гистр, причем первые три входа формирователя соединены. с первыми тремя информационными входами буферного ре. гистра, третий информационный выход которого соединен с его четвертым

20 информационным. входом, четвертый. пятый и шестой входы формирователя соединены с пятым информационным, шестйм информационным и синхровходом буферного регистра соответственно, первый инфор25 мационный выход буферного регистра соединен с входом первого элемента НЕ, второй информационный выход буферного регистра соединен с первыми входами первого и второго элементов И, третий и четвер30 тый информационные входы буферного регистра соединены с первым и вторым входами первого элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, выход которого соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ

35 ИЛИ и вторым входом второго элемента И. пятый информационный выход буферного регистра соединен с входом второго элемента НЕ, выход которого соединен с вторыми входами первого элемента И и второго

40 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, шестой информационный выход буферного регистра соединен с первым входом элемента

ИЛИ, второй вход которого соединен.с выходом первого элемента И. а первым, вто45 рым, третьим, четвертым, пятым, шестым и седьмым выходами формирователя являются выходы второго элемейта НЕ, второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. четвертый информационный выход бу60 ферно«о регистра; выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ., выход второго элемента И, выход элемента

ИЛИ и выход первого элемента HE соответственно.

1746378

17463Т8

Корректор МАичик

Составитель Е.Киселев

Техред M.Ìoðãåíòàë

Редактор Н.Химчук

Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101

Заказ 2396 Тираж. Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5