Устройство для управления регенерацией динамической памяти со свободными зонами
Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств на микросхемах динамической памяти. Целью изобретения является повышение быстродействия устройства. Устройство содержит первый 1 и второй 2 регистры, первый коммутатор 3, дешифратор 4, группу элементов ИЛИ 5, приоритетный шифратор 6, синхрогенератор 7, счетчик 8, элемент И-ИЛИ-НЕ 9, третий регистр 10, триггер 11, второй коммутатор 12, группу сумматоров по модулю два 13, синхронизирующие выход 14 и вход 15, информационный вход 16, управляющий выход 17, первый 18 и второй 19 адресные выходы. За счет введения третьего регистра , триггера, второго коммутатора и группы сумматоров по модулю два в устройстве поочередно устанавливаются старшие разряды адреса и поочередно перебираются
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (я)5 G 11 С 21/00
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР Iy (t "
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
iF, 1
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4792596/24 (22) 15.02.90 (46) 07.06.92. Бюл. N 21 (71) Львовский политехнический институт им. Ленинского комсомола (72) О.К. Мешков и И.Б. Боженко (53) 681.327.6(088.8) (56) Авторское свидетельство СССР
¹ 1462425, кл, G 11 С 21/00, 1989.
Авторское свидетельство СССР
¹ 1487101, кл. G 11 С 21/00, 1989. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РЕГЕНЕРАЦИЕЙ ДИНАМИЧЕСКОЙ ПАМЯТИ
СО СВОБОДНЫМИ ЗОНАМИ (57) Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств на
«ЫЛ 1739388 А1 микросхемах динамической памяти. Целью изобретения является повышение быстродействия устройства. Устройство содержит первый 1 и второй 2 регистры, первый коммутатор 3, дешифратор 4, группу элементов
ИЛИ 5, приоритетный шифратор 6, синхрогенератор 7, счетчик 8, элемент И вЂ” ИЛИ вЂ” НЕ
9, третий регистр 10, триггер 11, второй коммутатор 12, группу сумматоров по модулю два 13, синхронизирующие выход 14 и вход
15, информационный вход 16, управляющий выход 17, первый 18 и второй 19 адресные выходы, За счет введения третьего регистра, триггера, второго коммутатора и группы сумматоров по модулю два в устройстве поочередно устанавливаются старшие разряды адреса и поочередно перебираются
1739388
45
50 ется, и перебор ведется по убыванию. По младшие разряды адреса регенерации без перерыва в регенерации при переходе от зоны к зоне регенерации. При этом обеспечивается возможность задания направления перебора зон и изменения направления
Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств на микросхемах динамической памяти.
Цель изобретения — повышение быстродействия устройства.
На чертеже представлена функциональная схема предлагаемого устройства.
Устройство содержит первый 1 и второй
2 регистры, первый коммутатор 3, дешифратор 4, группу элементов ИЛИ 5, приоритетный шифратор 6, синхрогенератор 7, счетчик 8, элемент И вЂ” ИЛИ вЂ” НЕ 9, третий регистр 10, триггер 11, второй коммутатор 12, группу сумматоров 13 по модулю два, синхронизирующий выход 14 и вход 15, информа ционный вход 16, управляющий выход 17, первый 18 и второй 19 адресные выходы, С выхода 18 задаются младшие разряды строчного адреса, а с выхода 19 — старшие разряды.
Устройство работает следующим образом.
По синхросигналу на входе 15 в регистр
1 заносятся с входа 16 атрибуты зон. С первого выхода регистра 1 снимается код зон, Зона, подлежащая регенерации, фиксируется уровнем"0" в соответствующем разряде регистра. С второго выхода регистра 1 снимается код направления адресации зон. 3она, подлежащая адресации по возрастанию, фиксируется уровнем "0" в соответствующем разряде регистра, зона, подлежащая адресации по убыванию„ — уровнем "1". С третьего выхода снимается флажок направления перебора зон, при переборе по возрастанию это — уровень "0". По сигналу запроса приоритетного шифратора 6 коммутатор 3 подключает к информационному входу регистра 2 первый выход регистра 1, регистр 10 переводится в режим записи, разрешается запись в триггер 11. По совпадению сигналов синхрогенератора 7 и запроса шифратора элемент
И вЂ” ИЛИ вЂ” НЕ 9 формирует сигнал записи. В регистр 2 заносится код зон, в регистр 10— код направления адресации зон, в триггер
11 — флажок направления перебора зон. Код зон с выхода регистра 2 поступает через коммутатор 12 на вход шифратора 6 и сиг20
40 перебора адресов внутри зон при переходе от зоны к зоне, Это позволяет обеспечивать равнонаправленность адресации при внешних обращениях и регенерации и тем самым сократить время занятости устройства. 1 ил. нал запроса на его выходе сбрасывается.
Коммутатор 3 подключает к входам регистра
2 выходы элементов ИЛИ 5, регистр 10 переводится в режим сдвига, запись в триггер 11 запрещается. По сбросу запроса на выходе
17 определяется возможность записи в регистр 1 новых атрибутов зон.
Шифратор 6 формирует на своем информационном выходе код, соответствующий первому из "0" на своих информационных входах. По "0" на выходе триггера
11 коммутатор 12 подключает выходы регистра 2 на входы шифратора 6 без перекоммутации. Сумматоры 13, выполняющие функцию управляемых инверторов, передают код с информационного выхода шифратора 6 на выход 19 без изменений, Тем самым наивысший приоритет присваивается первому разряду регистра 2 и на выходе
19 формируются старшие разряды адреса задействованной зоны с наименьшим значением кода адреса. Если на выходе триггера 11 присутствует "1", коммутатор 12 осуществляет перекоммутацию разрядов регистра 2: выход первого разряда подключается к последнему входу шифратора 6, второго — к предпоследнему, последнего — к первому. Сумматоры 13 инвертируют код на информационном выходе шифратора 6. Тем самым наивысший приоритет присваивается последнему из "0" на выходах регистра 1 и на выходе 19 формируется код адреса наибольшего значения, По значению кода на выходах сумматоров 13 дешифратор 4 устанавливает "1" на том своем выходе, который соответствует этому коду. Элементы 5 производят сложение по ИЛИ унитарного кода дешифратора с содержанием регистра 2.
По сигналам синхрогенератора 7 на выходе 14 задается период выборки динамической памяти, а счетчик 8 генерирует младшие разряды адреса столбцов, входящих в подлежащую регенерацию зоны, старшие разряды которых установлены на выходе 19. Если на выходе регистра 10 присутствует "0", счетчик инкрементируется, и перебор младших разрядов ведется по возрастанию, если "1", — счетчик декрементиру1739388 совпадению сигналов синхрогенератора 7 и переноса (или заема) счетчика 8 элемент 9 формирует сигнал записи в регистр 2 и сигнал сдвига регистра 10. В регистр 2 заносится код, сформированный элементами 5,и на выходе регистра 2 устанавливается в "1" тот из находившихся в состоянии "0" разрядов, которому был присвоен наибольший приоритет. На выходе 19 формируется код, соответствующий уровню "0" следующего по приоритетному разряду регистра 2. По значению соответствующего этому разряду
10 флажка, хранящемуся в регистре 10, счетчик
8 переустанавливается в режим суммирования (или вычитания) и перебираются
15 младшие разряды адресов очередной подлежащей регенерации зоны, После того, как перебраны адреса последней задействованной зоны, в регистре
2 устанавливается в "1" последний из установленных перед операцией регенерации в
"0" разрядов. Шифратор 6 формирует сигнал запроса, по которому в регистры 2 и 10 и триггер 11 из регистра 1 заносятся очередные атрибуты.
При подаче питающего напряжения регистры и триггер устанавливаются произвольно. Запись атрибутов по сигналу
25 запроса шифратора 6 производится за один цикл регенерации втечение приведения динамической памяти в рабочее состояние, которое производится за 8 — 10 циклов регенера ции.
Таким образом, в предлагаемом уСтройстве поочередно устанавливаются старшие
35 адреса и поочередно перебираются младшие адреса регенерации без перерыва в ния направления перебора адресов внутри зон при переходе от зоны к зоне, Это позволяет обеспечить равнонаправленность адресации при внешних обра45 щениях и регенерации и тем самым сократить время занятости устройства регенерацией.
Формула изобретения
Устройство.для управления регенера50 цией динамической памяти со свободными зонами, содержащее первый и второй регистры, первый коммутатор, дешифратор, группу элементов ИЛИ, приоритетный шиф55 ратор, синхрогенератор, счетчик и элемент
И вЂ” ИЛИ вЂ” НЕ, причем информационный вход первого регистра является информационным входом устройства, а синхровход первого регистра является синхронизирующим регенерации при переходе от зоны к зоне.
При этом обеспечивается воэможность за- дания направления перебора зон и измене- 40 входом. устройства, первый выход первого регистра подключен к первому информационному входу первого коммутатора, выход которого соединен с информационным входом второго регистра, выходы которого соединены с первыми входами соответствующих элементов ИЛИ, выходы дешифратора соединены с вторыми входами элементов ИЛИ, выходы которых соединены с вторым информационным входом первого коммутатора, выход синхрогенератора соединен с синхровходом счетчика и первыми входами первой и второй групп входов элемента И вЂ” ИЛИ-НЕ, информационный выход счетчика является первым адресным выходом устройства, второй вход первой группы входов элемента И вЂ” ИЛИ вЂ” НЕ подключен к выходу переноса счетчика, управляющий выход приоритетного шифратора соединен с управляющим входом первого коммутатора и вторым входом второй группы входов элемента И вЂ” ИЛИ вЂ” НЕ и является управляющим выходом устройства, выход элемента И вЂ” ИЛИ вЂ” НЕ соединен с синхровходом второго регистра, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит третий регистр, триггер, второй коммутатор и группу сумматоров по модулю два, причем второй выход первого регистра соединен с информационным входом третьего регистра, синхровход которого подключен к выходу элемента И вЂ” ИЛИ вЂ” НЕ, управляющий вход третьего регистра подключен к управляющему выходу приоритетного шифратора, а выход соединен с управляющим входом счетчика, третий выход первого регистра соединен с информационным входом триггера, синхровход которого подключен к выходу синхрогенератора, управляющий вход триггера подключен к управляющему выходу приоритетного шифратора, а выход триггера соединен с управляющим входом второго коммутатора и первыми входами сумматоров по модулю два, информационные входы первой группы коммутатора соединены с первого по последний с его информационными входами второй группы соответственно, с последнего по первый и подключены к соответствующим выходам второго регистра, выходы второго коммутатора подключены к соответствующим входам приоритетного шифратора, информационные выходы которого подключены к вторым входам сумматоров по модулю два, выходы сумматоров по модулю два подключены к входу дешифратора и являются вторым адресным выходом устройства.
