Устройство для выборки блоков памяти

 

Изобретение относится к вычислительной технике, в частности к устройствам управления памятью, и может быть использовано при построении запоминающих устройств. Цель изобретения - повышение быстродействия устройства. Устройство содержит группы входов 1 признаков занятости блоков памяти устройства и элементов И 2, блок 3 памяти переадресации, дешифратор 4, приоритетный шифратор 5, группу элементов 6 эквивалентности, регистр 7, выходы 8 управления выборкой памяти устройства, входы 9 логического адреса и входы 10 разрешения записи устройства , синхровход 11, входы 12 начальной установки, вход 13 задания режима обмена и выход 14 для индицирования полной занятости блока памяти. Поставленная цель достигается введением новых элементов и связей. В устройстве устанавливается соответствие между логическими адресами задействованных блоков и физическими адресами включенных и незанятых блоков памяти, осуществляется обмен с задействованными блоками и обеспечивается оперативная реконфигурация блоков памяти как оператором,так и процессором.2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (s1)s G 06 F 12/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4803506/24 (22) 19.03.90 (46) 30,05.92. Бюл. № 20 (71) Львовский политехнический институт им. Ленинского комсомола (72) И.Б. Боженко, П.А, Кондратов и

О,К. Мешков (53) 69.1.3(088.8) (56) Авторское свидетельство СССР

¹ 1401465, кл. G 06 F 12/00, 1986, Авторское свидетельство СССР

N 1481777, кл, G 06 F 12/02, 1989, (54) УСТРОЙСТВО ДЛЯ ВЫБОРКИ БЛОКОВ

ПАМЯТИ (57) Изобретение относится к вычислительной технике, в частности к устройствам управления памятью, и может быть использовано при построении запоминающих устройств. Цель изобретения — повышение быстродействия устройства. Устройство содержит группы входов 1 признаков занятости блоков памяти устройства и элементов И 2, блок 3 памяти переадресации, дешифратор 4, приоритетный шифратор 5, группу элементов 6 эквивалентности, регистр 7, выходы 8 управления выборкой памяти устройства, входы 9 логического адреса и входы 10 разрешения записи устройства, синхровход11, входы 12 начальной установки, вход 13 задания режима обмена и выход14 для индицирования полной занятости блока памяти. Поставленная цель достигается введением новых элементов и связей. В устройстве устанавливается соответствие между логическими адресами задействованных блоков и физическими адресами включенных и незанятых блоков памяти, осуществляется обмен с задействованными блоками и обеспечивается оперативная реконфигурация блоков памяти как оператором, так и процессором. 2 ил.

1737457 ия конфигурации и синхровходу устройста, К-й вход признака занятости блоков паяти устройства подключен к первому входу

К-го элемента И, введены приоритетный шифратор, группа элементов эквивалентности и регистр, причем К-й выход дешифратора подключен к первому входу К-ro элемента эквивалентности, выход которого подключен к входу К-го разряда регистра, выход которого подключен к второму входу

К-ro элемента И и второму входу К-го элемента эквивалентности, выход К-ro разряда элемента И подключен к входу К-го разряда шифратора, первый выход которого подключен к информационному входу блока памяти, а второй — к выходу индикации занятости всех блоков памяти устройства, входы начальной установки, задания режима обмена с памятью и синхровход устройства подключены соответственно к входам начальной установки, разрешения записи и синхровходу регистра.

Новая совокупность известных элементов позволяет в процессе загрузки блоков памяти, оперативно изменяя их конфигурацию и обеспечивая одноконтактное управление, исключить операцию опроса задействованных блоков после каждой из реконфигурации и ускорить возбуждение адресуемых блоков, ускорив адресацию как минимум вдвое.

На фиг, 1 представлена функциональная схема устройства, на фиг. 2 — временные диаграммы его работы.

Устройство содержит группу из М входов 1 признаков занятости блоков памяти устройства, группу из M элементов И 2, блок

3 памяти переадресации, дешифратор 4, приоритетный шифратор 5, группу из M элементов 6 эквивалентности, регистр 7, выходы 8 управления выборкой памяти устройства, вход 9 логического адреса устройства, вход 10 разрешения записи устройства, синхровход 11 устройства, вход 12 начальной установки устройства, вход 13 задания режима обмена устройства и выход

14 устройства для индицирования полной занятости блока памяти.

К-е входы 1 соединены с первыми входами К-х элементов И 2, вторые входы которых подключены к соответствующим выходам регистра 7 и первым входам К-х элементов 6 эквивалентности, а выходы соединены с соответствующими входами приоритетного шифратора 5, второй выход которого подключен к выходу 14 устройства для индицирования полной занятости блоков, а первый выход соединен с информационным входом блока 3 памяти, адресный вход которого подключен к входу 9 устройИзобретение относится к вычислитель- н ной технике, в частности к устройствам уп- в равления памятью, и может быть м использовано при построении запоминающих устройств.

Известно устройство управления па- 5 мятью, которое содержит три регистра, причем один из них — сдвиговый, три счетчика, блок памяти, элементы И и ИЛИ, четыре триггера, мультиплексор и формирователь импульсов, Триггеры задают режим работы 10 устройства, два счетчика через мультиплексор осуществляют адресацию блока памяти, а выход признака переполнения третьего счетчика является выходом признака ошибки устройства. 15

Наличие в устройстве нескольких одновременно переключающихся счетчиков и регистров снижает его помехозащищенность.

Наиболее близким к предлагаемому яв- 20 ляется устройство, которое содержит группу элементов И, два дешифратора, три блока памяти адресов, счетчик стека, элементы И вЂ” НЕ и ИЛИ. B первом блоке памяти фиксируются нормализованные в порядке 25 их возрастания физические адреса включенных блоков памяти, во втором -устанавливается соответствие между физическими и логическими адресами, в третьем — фиксируется занятость блоков внешними обраще- 30 ниями, Первой из заявок с определенным адресом предоставляется первый из включенных и незанятых заявками с иным адресом блоков, По сигналу заема переноса стека индицируется занятость заявками 35 всех включенных блоков.

Быстродействие устройства ограничивается необходимостью производить последовательное выявление и переадресацию всех включенных занятых 40 блоков памяти при каждом изменении их конфигурации, Кроме этого, быстродействие устройства снижается из-за его двухтактного управления.

Цель изобретения — повышение быстро- 45 действия устройства.

Поставленная цель достигается тем, что в устройство для выборки блоков памяти, содержащее группу элементов И, блок памяти переадресации и дешифратор, причем 50

К-й выход дешифратора подключен к К-му выходу управления выборкой памяти устройства (К = 1, ... М, где M — количество выбираемых блоков памяти), вход логического адреса устройства подключен к адрес- 55 ному входу блока памяти, выход которого подключен к входу дешифратора, входы разрешения и записи блока памяти подключены соответственно к входу режима зада1737457 ства, вход разрешения записи — к входу 10, вход записи — к синхровходу регистра 7 и синхровходу 11 устройства, а выход — к входу дешифратора 4, выходы которого соединены с выходами 8 управления выборкой памяти устройства и вторыми входами К-х элементов 6 эквивалентности, выходы которых подключены к информационному входу регистра 7, вход установки которого подключен к входу 12 устройства, а вход разрешения записи — к входу 13 задания режима обмена устройства, причем К 1, .„, M.

На фиг. 2 а представлены сигналы идентификации логического адреса возбуждаемого блока памяти на синхровходе 11 устройства; б — сигнал разрешения записи на входе 10; в — сигнал задания режима обмена на входе 13; r — логический адрес возбуждаемого блока памяти на входе 9; д-ж — выходы первого, второго и седьмого элементов И 2; з, и — первый и второй выходы приоритетного шлфратора 5; к — выход блока 3 памяти; л-н — первый, второй и седьмой выходы дешифратора 4; о-р — первый, второй и седьмой выходы регистра 7.

Реализованный вариант устройства предназначен для адресации восьми блоков памяти. Элементы И 2 выполнены на микросхемах К555ЛАЗ, блок 3 памяти — на основе

К155РУ2, дешифратор 4 — на К555ИДЗ, шифратор 5 — на К555ИВ1, элементы 6 эквивалентности — на К555ЛП5. регистр 7 — на

К555ТМ8, Устройство работает следующим образом.

Совокупность блоков памяти, подлежащих распределению, задается установкой в соответствующее состояние входов 1. "0" означает отключенное состояние адресуемого блока памяти, "1" — включенное. Перед началом работы производится начальная установка устройства по входу 12 и регистр

7 устанавливается в единичное состояние, фиксируя незанятость всех имеющихся в наличии блоков памяти.

Пусть в состоянии "1" находятся второй и седьмой входы 1. Тогда на выходах элементов И.2 присутствует код 01000010, определяющий конфигурацию включенных и незанятых блоков памяти. В соответствии с этим кодом на первом выходе приоритетного шифратора 5 присутствует код 001, а на выходе 14 — уровень "0".

Режим загрузки блоков памяти задается установкой уровней "1" на входе 10 (фиг, 2б) и "0" на входе 13 (фиг. 2в), На вход 9 поступает код логического адреса возбуждаемого блока памяти (фиг. 2г), например

000, сопровождаемый идентифицирующим синхроимпульсом (СИ) на входе 11 (фиг. 2а), По этому адресу выбирается блок 3 памяти в него по СИ заносится код 001 с информационного выхода шифратора (фиг, 2з), соответствующий первому из входов 1 с

5 состоянием "1" (фиг. 2е). По коду, занесенному в блок 3 памяти (фиг, 2к), дешифратор

4 на своих выходах 8 возбуждает блок памяти, соответствующий этому коду (фиг. 2м).

При этом на выходе соответствующего эле10 мента 6 эквивалентности при сложении "0" с выхода дешифратора 4 и "1" с выхода регистра 7 устанавливается "0". На выходах прочих элементов 6 при сложении "1" с выходов дешифратора и регистра сохраняется

15 "1". По заднему фронту СИ код, сформированный элементами 6, заносится в регистр

10, и в том разряде регистра, который соответствует задействованному блоку памяти, устанавливается "0" — признак занятости

20 блока (фиг, 2п). В прочих разрядах регистра сохраняется "1" — признаки незанятости (фиг, 2о, р). Соответственно на выходах элементов И 2 устанавливается новый код конфигурации блоков памяти 00000010 и на

25 первом выходе шифратора устанавливается код 110. При поступлении на вход 9 кода логического адреса следующего блока в блок 3 заносится код, соответствующий следующему из включенных и незадействован30 ных блоков (фиг. 2ж), Установка "0" на выходах всех элементов И 2 означает полную занятость всех имеющихся блоков, и с второго выхода шифратора 5 признак полной занятости поступает на выход 14 (фиг.

35 2и). Если в процессе загрузки один из ранее отключенных блоков включен (фиг, 2д), то по новому адресу на выходе 9 возбуждается блок, соответствующий вновь образованному коду конфигурации, в нашем примере—

40 коду 10000000, Так в блоке 3 памяти устанавливается соответствие между логическими и физическими адресами задействованных блоков.

Режим обмена с задействованными

45 блоками задается в устройстве установкой

"0" на входе 10 и "1" на входе 13. С поступлением на вход 9 кода логического адреса из блока 3 выбирается код физического адреса и по выходам 8 выбирается соответст50 вующий этому адресу блок. При этом запись в блок 3 и регистр 7 блокируется и изменения кода конфигурации не происходит, После того, как отпадает необходимость в обмене с каким-либо из задействованных

55 блоков, ему может быть присвоен признак незанятости, Для этого устройство переводится в режим очистки установкой "0" на входах 10 и 13. На вход 9 поступает логический адрес освобождаемого блока, например 000, из блока 3 выбирается

1737457

50 соответствующий ему физический адрес, в нашем примере 001, и на том выходе 8, Который соответствует этому коду, устанавливается "0" (фиг. 2м). При сложении в соответствующем элементе 6 этого "0" с признаком занятости "0" соответствующего разряда регистра 7, на выходе этого элемента 6 устанавливается "1". При сложении уровней "1" на прочих выходах 8 с уровнями

"0" и "1" прочих разрядов регистра 7 уровни на выходах прочих элементов 6 не изменяются. По заднему фронту СИ в соответствующий разряд регистра 7 заносится признак незанятости (фиг, 2п), а состояние прочих разрядов регистра сохраняется. Код освободившегося блока может теперь быть поставлен в соответствие новому логическому адресу.

Таким образом, в устройстве устанавливается соответствие между логическими адресами задействованных блоков и физическими адресами включенных и незанятых блоков, осуществляется обмен с задействованными блоками и обеспечивается оперативная реконфигурация блоков памяти как оператором, так и процессором.

В устройстве-прстотипе при каждой реконфигурации имеющихся блоков памяти, вызванной из включением-выключением либо прекращением обмена с процессором, необходимо прерывание процессов загрузки и обмена и переход в режим начальной установки, в котором производится поочередной опрос всех блоков памяти для установления нового кода конфигурации, что существенно снижает быстродействие информационного обмена. В предложенном устройстве производимая реконфигурация не вызывает необходимости перехода в режим длительной начальной установки. Кроме того, в прототипе производится двухтактная загрузка блоков, а в предлагаемом устройстве — однотактная, что повышает быстродействие более чем в 2 раза.

Формула изобретения

Устройство для выборки блоков памяти, 5 содержащее группу элементов И, блок памяти переадресации и дешифратор, причем

К-й выход дешифратора подключен к К-му выходу управления выборкой памяти устройства (К = 1, М, где M — количество выби10 раемых блоков памяти), вход логического адреса устройства подключен к адресному входу блока памяти переадресации, выход которого подключен к входу дешифратора, вход разрешения записи и вход записи бло15 ка памяти переадресации подключены соответственно к входу режима задания конфигурации памяти устройства и к синхровходуустройства, К-й вход признака занятости блоков памяти устройства подключен

20 к первому входу К-го элемента И группы, о тл и ча ю щееся тем, что, с целью повышения быстродействия, в него введены приоритетный шифратор, группа элементов эквивалентности и регистр, причем К-й вы25 ход дешифратора подключен к первому входу К-го элемента эквивалентности группы, выход которого подключен к входу К-го разряда регистра, выход К-го разряда которого подключен к второму входу К-го элемента И

30 группы и второму входу К-го элемента эквивалентности группы, выход К-го элемента И группы подключен к входу К-ro разряда приоритетного шифратора, первый информационный выход которого подключен к

35 информационному входу блока памяти переадресации, второй информационный выход приоритетного шифратора подключен к выходу индикации занятости всех блоков памяти устройства,. входы начальной уста40 новки, задания режима обмена с памятью и синхровход устройства подключены соответственно к входам начальной установки, разрешения записи и синхровходу регистра.

1737457 д е и

Составитель И. Боженко

Редактор Л. Пчолинская Техред М,Моргентал Корректор О. Кундрик

Заказ 1893 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35. Раушская наб„4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101