Формирователь корректирующего кода

 

Изобретение относится к электросвязи и может использоваться для кодирования цифровой информации избыточным кодом Хемминга. Устройство формирует корректирующий код для двоичного цифрового сигнала параллельно-последовательным кодом, что повышает быстродействие устройства . Формирователь содержит счетчик 1 (импульсов), сумматоры 2, 3 по модулю два, элементы 4,11 задержки, группу 5 элементов И, группы 6, 7 триггеров, элемент ИЛИ 8, триггер 9 и блок 10 постоянной памяти . 2 ил. 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s Н 03 M 13/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4691962/24 (22) 15.05.89 (46) 30.11.91. Бюл. Q 44 (72) Ю,И.Горохов (53) 621.394.14(088.8) (56) Авторское свидетельство СССР

hL 11330077559933, кл. Н 03 К 7/04, 1985.

Авторское свидетельство СССР

tk 1474855, кл. Н 03 M 13/00, 1987. (54) ФОРМИРОВАТЕЛЬ КОРРЕКТИРУЮ-

ЩЕГО КОДА Ж,» 1695515 Al (57) Изобретение относится к электросвязи и монет использоваться для кодирования цифровой информации избыточным кодом

Хемминга. Устройство формирует корректирующий код для двоичного цифрового сигнала параллельно-последовательный кадом, что повышает быстродействие устройства. Формирователь содержит счетчик

1 (импульсов), сумматоры 2,-3 по модулю два, элементы 4, 11 задержки, группу 5 эле.ментов И, группы 6, 7 триггеров, элемент

ИЛИ 8, триггер 9 и блок 10 постоянной памяти. 2 ил. 1 табл.

1695515

Изобретение относится к электросвязи и может использоваться в кодерах и декодерах цифровых систем передачи информации, Цель изобретения — повышение быстродействия формирователя.

На фиг. 1 и 2 приведены функциональная схема формирователя и временные диаграммы сигналов, поясняющие его работу.

Формирователь содержит (фиг, 1) счетчик 1 импульсов, первый и второй сумматоры 2, 3 по модулю два, первый элемент 4 задержки, группу 5 элементов И, первую, вторую группы 6, 7 триггеров, элемент ИЛИ

8, триггер 9, блок 10 йостоянной памяти и второй элемент 11 задержки, На фиг. 2 приведены диаграммы сигнала ввода информации (байта) в устройство (фиг. 2а), последовательность состояний двоичного счетчика 1 (фиг, 2б), моменты возможного появления сигнала на выходе элемента 4 задержки (фиг. 2 в), сигнал на выходе элемента 11 задержки (фиг. 2 r), последовательность изменений состояний триггеров первой группы 6 (фиг. 2 д), последовательность изменений состояний триг. геров второй группы 7 (фиг, 2 е) и момент появления сигналов на выходах блока 10 постоянной памяти.

Устройство (фиг. 1) обеспечивает формирование корректирующего кода Хемминга с кодовым расстоянием d = 4 при побайтно-последовательном поступлении информации.

Устройство работает циклами, перед началом каждого цикла счетчик 1 и триггеры первой и второй групп 6 и 7 устанавливаются в нулевое состояние, При поступлении первого байта информации .значение этого байта записывается на триггерах группы 7, а в сумматоре 2 производится суммирование значений всех разрядов байта по mod 2, Одновременно тактовый импульс, поступающий на вход счетчика l, пере, водит счетчик

1 в очередное(первое) состояние. В соответствии с состоянием счетчика 1 происходит коммутация группы 5 элементов.И, а в сумматоре 3 образуется сумма no mod 2 значений разрядов счетчика 1.

Если сумма значений разрядов байта информации, сформированная в сумматоре

2, нечетна, то по сигналу с выхода сумматора 2, задержанному на элеме.нте 4, код счетчика 1 через группу 5 элементов И и с выхода сумматора 3 переносится соответственно на триггеры группы 6 и триггер 9, Время задержки на элементе 4 обеспечивает завершение переходных процессов в счетчике 1 и сумматоре 3, С приходом кажного следующего байта информации работа формирователя повторяется. При этом на триггерах групп 6 и 7 происходит поразрядное суммирование по mod 2 поступающих сигналов с накопленными на них результа5 тами, После прохождения последнего байта информации на выходе переполнения счетчика 1 формируется сигнал, который поступает после задержки в элементе 11 на время

10 завершения переходных процессов в устройстве, на управляющий вход блока 10 постоянной памяти, На выходах блока 10 появляется кодовый сигHclfl, выбираемый по адресу, определяемому текущим состояни15 ем триггеров группы 7.

Коды, хранимые в блоке 10 постоянной памяти, приведены в таблице.

Кодовый сигнал, соответствующий значению старшего разряда кода, поступивший

20 на выход блока 10, проходит через элемент

ИЛИ 8 на счетнгяй вход триггера 9, где происходит его суммирование с ранее накопленным результатом. В итоге на выходах группы 6 триггеров и триггера 9, являющих25 ся выходами устройства, будет сформирована первая часть корректирующего кода, Кодовый сигнал, соответствующий значениям младших разрядов кода, и поступивший на выходы блока 10 постоянной

30 памяти, образует вторую часть корректирующего кода, завершая цикл работы устройства, Восьмираэрядный двоичный код (байт), получаемый на триггерах групп 7, является

35 адресом обращения к блоку 10. Восьмиричное представление двоичного кода осуществляется путем представления каждых трех разрядов, начиная с младших, их десятичным (восьмиричным) эквивалентом: 000 0;

40 001 1; 010 2; 011 3;„, Поэтому двоичный восьмиразрядный адрес обращения к блоку

10 в восьмиричной форме будет иметь три разряда, например: 10101010 = 251, В таблице указано содержание ячейки

45 блока 10, соответствующее каждому иэ возможных адресов обращения, например (см. таблицу):

Двоичный код адреса обращения 01110010

50 Восьмиричный код адреса обращения 162

Код, записанный в ячейке блока 10 (восьмиричный), 06

Код,записанный в ячейке

55 блока 10 (двоичный), 0110

Таблица составлена путем вычисления корректирующего кода для восьмиразряд ного байта поразрядным суммированием по

mod 2 кодов номеров разрядов кодируемой информации, содержащих кодовые едини1695515 цы (три младших двоичных разряда), и дополнением до четности числа единиц в коде информации (старший разряд кода).

Таким образом, предложенное устройство формирует корректирующий код для двоичного цифрового сигнала, поступающего параллельно-последовательным кодом без преобразования параллельных разрядов кода в последовательный, что повышает быстродействие.

Формула изобретения

Формирователь корректирующего кода, содержащий счетчик, выходы разрядов которого соединены с первыми входами одноименных элементов И группы, выходы которых соединены со счетными входами одноименных триггеров первой группы, триггер, выход которого и выходы триггеров первой группы являются выходами формирователя, триггеры второй группы, первый сумматор по модулю два, первый элемент задержки и элемент ИЛИ, установочные входы счетчика, триггера и триггеров первой и второй групп являются установоч- ными входами формирователя, о т л и ч аю шийся тем, что, с целью повышения быстродействия, в него аведены второй элемент задержки, блок. постоянной памяти и второй сумматор по модулю два, информационные входы которого подключены к выходам одноименных разрядов счетчика, счетный вход счетчика является тактовым входом формирователя, входы первого сумматора по модулю два объединены со счетными входами одноименных триггеров второй группы и являются информационными входами формирователя, выход первого сумматора по модулю два соединен через первый элемент задержки с вторыми входами элементов И группы и управляющим входом второго сумматора по модулю два, выход которого соединен с первым входом элемента ИЛИ, выход которого соединен со счетным входом триггера, выходы триггеров второй группы соединены с одноименными адресными входами блока постоянной памяти, первый выход которого соединен свторым входом элемента ИЛИ, выход переполнения счетчика соединен через второй элемент задержки с управляющим входом блока постоянной памяти, вторые выходы которого являются выходами формирователя.

Младшие разряды адреса обращения

I ц 5 6

Старшие разряды адреса обращения

0 1 2 3

11 02

12 02

15 05

06 16

14 о4

07 17

10 00

03 13

17 07 о4 14

13 03

00 10

02 12

О!

06 1б

15 05

06 16

l5 16

02 12

12 01

13 03

ОО 1О

17 07

04 14

10 00

03 13

14 04

07 17

15 05

06 16

01 11

12 02

01

02

03

04

06

07

11

12

13

14

14 ! б

17

21

22

23

24

26

27

31

32

33

34

36

ОО . 10

13 03

14, 04

07 17

15 05

06 16

11 01

02 12

16 06

05 15

12 02

01 11

03 13

10 00

07 17

14 04

07 . 17

14 о4

03 13

1 О ОО .12 02

01 )!

16 06

05 . 15

11 01

02 12

15 05 об 16

14 04

07 17

00 10

13 03

12 08

11 01

1б 06

05 15

17 07

04 14

13 03

00 10

14 04

07 17

1О ОО о3

О1

12 02

05 15

16, 06

05 15

06 17

О!

12 02

10 00

03 !3

14 04

07 17

13 03

00 10

17 07

04 14

16 06

05 - 15

02 lг

11 O l

08

10 !

04

16

12

ol

06

11

02

13

04

17

04

17

13

11

02

15 об

1г

01

16

l7

04

03

13

07

14

06

02

11

16

01

12

03

14

07

14

07

10 о3

ol

13

16 ог

11 об

07

14

13

ОО

Ф е

Ф

4

Э

В.Л::

"съ О (9 Ъ К

Составитель М, Никуленков

Редактор M. Келемей Техред ММоргентал Корректор Т, Палий

Заказ 4173 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113О35, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 101