Программируемая логическая матрица

 

Изобретение относится к вычислительной технике и может быть использовано при построении микропроцессоров и микроЭВМ в качестве постоянной памяти типа ПЛМ. Предложенная ПЛМ обладает повышенным быстродействием за счет совмещения во времени процесса активизации элементов, осуществляющих данную фазу цикла, с процессом блокировки элементов, осуществляющих противоположную фазу. и за счет минимальной задержки перехода от выборки элементов И 1 к, выборке элементов ИЛИ 2. Кроме того, достигается значительное упрощение ПЛМ за счет уменьшения аппаратурных затрат во вспомогательных блоках, в том числе за счет применения однокаскадного буферного усилителя 6, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я>s G 11 С 19/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4669283/24 (22) 30,03.89 (46) 30,11.91. Бюл. ¹ 44 (72) С.Н.Тихомиров, Ю.О.Шинкевич, Г.К.Луко ш ко, В.В. Яхимчик и И. С, С коковская (53) 681,327.66 (088.8) (56) Авторское свидетельство СССР

¹ 3145911, кл, G 11 С 19/00, 1985.

Авторское свидетельство СССР № 1424598, кл. G 11 С 19/00, 1987. (54) ПРОГРАММИРУЕМАЯ ЛОГИЧЕСКАЯ

МАТРИЦА (57) Изобретение относится к вычислительной технике и может быть использовано при построении микропроцессоров и микроИзобретение относится к вычислительной технике и может быть использовано при построении микропроцессоров и микроЭВМ.

Целью изобретения является повышение быстродействия и упрощение програм-. мируемой логической матрицы (ПЛМ).

На фиг.1 приведена принципиальная электрическая схема ПЛМ; на фиг.2 — временная диаграмма работы ПЛМ: а — входные информационные сигналы; б — вход разрешения выборки; в — входы запуска блоков подзаряда третьей группы; г — вторые входы блоков установки; д — входы запуска блоков подэаряда первой и второй групп; е — входы запуска буферных усилителей; ж — входы элементов И (пунктир — последний вход); з— входы элементов ИЛИ (пунктир — последний вход); и — выходы элементов И (пунктир— выход последнего элемента); к — выходы элементов ИЛИ (пунктир — выход последнего элемента).

«5U 1695387 А1

ЭВМ в качестве постоянной памяти типа

ПЛМ. Предложенная ПЛМ обладает повышенным быстродействием за счет совмещения во времени процесса активизации элементов, осуществляющих данную фазу цикла, с процессом блокировки элементов, осуществляющих противоположную фазу, и за счет минимальной задержки перехода от выборки элементов И 1 к выборке элементов ИЛИ 2. Кроме того, достигается значительное упрощение ПЛМ за счет уменьшения аппаратурных затрат во вспомогательных блоках, в — îì числе за счет применения однокаскадного буферного усилителя 6, 2 ил.

ПЛМ (фиг,1) содержит элементы И 1, элементы ИЛИ 2, блоки подзаряда первой 3, Б второй 4 и третьей 5 груп ., буферные усилители 6, формирователь 7 сигналов выборки, блоки установки 8.

На фиг.1 показаны также вход 9 разрешения выборки, выход готовности 10, ин- 0 формационные входы 11 и выходы 12 ПЛМ, (Л шина 13.напряжения питания и шина 14 (д нулевого потенциала. QO

Каждый элемент И 1 имеет входы 15 и выход 16, каждый элемент ИЛИ 2 — входы 1,7 и выход 18.

Каждый блок подзаряда первой 3 и второй 4 групп содержит первый 19 и второй 20

МДП-транзисторы р-типа, истоки которых соединены с шиной питания 13, стоки являются выходом блока, затвор первого МДПтранзистора — входом запуска. а затвор второго транзистора соединен с шиной нулевого потенциала, 1695387

Каждый блок пОДэаряда третьей гp»loÃЫ

5 сОДержлт Ь1ДП-транзистор A-типа, истОк которого соединен с шиной нулевого IIDTGHцизла, а затвор и сток 11вляются входом за пуска и выходом соответственно, Ка?хды111 буферный усилитель 6 содержи первь1й 2"., Второй 22 и третий 23 1»ЛДПтранзисторы и-гипа„причем затвор транзистора 2 ) и исток транзистора 23 Яля-ются инфармационнь;м входом, а затворы транзисторов 22 л 23 - ьходом запуска усилителя, исток транзистора 21 соеди 1ен CD стоко1, ранз11стора 22, а сток транзистора

23 ЛВ11яется Выходом усилителя.

Формирователь 7 сигналов выборки состоит хз элемента ИЛИ-:-IE 24 и трех элем.=нтов Нг-. 25 — 27, . „: 1чем I oäû первого 25

N Второго 26 элементов H E Являются первым входом формирователя и входом 9 разрешения выборки устройства, выход элемента НЕ 25 соединен с входом элемента НЕ?7, а Выходзлемента НЕ 26 — с первым

Входом элемента ИЛИ-НЕ 24. второй вход

1ьоторого является вторым входом формлрователя 28. Выходы элементов 25, 27, 24 и 26

ЯВляготся соотВегстВенно перВым 29, втОрым 30, третьим 31 и четвертым 32 выходами формирователя 7.

Каждь1й блок установки 8 выполнен на эле11енте ИЛ! i-}" „ : первый и Второй Входы которого являются соответственно первым и Вторым Входами 61.ока 8.

Цикл работы ПЛМ состоит из двух фаз— подэаряда и Выборки. HB«Bno v Окончание каждой фазы Определяется по фронту сигнало"; соответственн- на входе выборки 9 и

Выходе готовности 10 ПЛМ. Формирователь

7 формлрует необходимую последовательIocTb управля1ощих сигналов B каждой BB зе. В фазе подзаряда ПЛМ приводится в начальное состояние, когда входы 15 эл-." ментов И и входы 18 элементов ИЛИ одновременно обнул я ются при и Омо1ди соответственно блоков установки 8 и блоков подзаряда 5, усилители 6 отключаются и происходит одновременный подзаряд выходов 1 6.,28 элементов И и ВыхОдОВ 1 8 элементов ИЛИ при помощи блОкОВ подзаряда соответственно 3 и 4. В фазе выборки блоки подзаряда 3, 4, 5 отключаются и происходит формирование выходного информационного набора на шинах 18 в виде инверснол дизъюнкт IBHD-конъюнктивной формы переменных на входах 11, Выборка осу1цествляется В два этапа: Вначале с помощью Выбранных блоков установки 8 формируется выхолной набор конъюнкций на

Выходах 16 элементов И, а затем после появления сигнала готовности на выходе 28

4Г

45?

55 последнего элемента И формируется с помощью усилителей 6 дизъюнкция конъюнкций на выходах 18 элементов ИЛИ

Последние элементы И и ИЛИ, последний блок установки и последний усилитель выбираются в каждой фазе выборки и моделиру1от все переходные процессы в соответствующих рабочих блоках ПЛМ, имеющих наибольшую емкость нагрузки

ПЛМ работает следу1ощим образом, В начальном состоянии сигнал на входе выборки 9 ПЛрл находится в состоянии логической 1 (фиг.2,б), соответствующем фазе выборки. Сформированный выходной набор в Виде конъюнктивно-дизъюнктивной формы входны: переменных установлен на выходах 18 элементов ИЛИ 2. На входах 15 элементов И 1 установлен инверсный набор входных переменных, на входах 17 элементов ИЛИ вЂ” наборы конъюнкцил входных переменных, При этом на входах 15 элементов И высокий уровень U»fi или низкий уровень 0 поддерживается статическим током соответствующих блоков 8 в зависимости от их выбранного или невыбранного состояния соответственно, На выбранных входах 17 элементов ИЛИ высокий уровень (U»i1

U;lop.fi) поддерживается статическим током на выходе соответству1ощих выбранных усилителей 6, а на невыбранных входах 17 низкий уоовень 0 поддерживается за счет уровня 0 на выходах 16 соответствующих невыбранных элементов И, передаваемого через высокоомный транзистор 23 невыбранных усилителей 6, Поскольку последний блок установки 8 и последний усилитель 6 выбира1отся всегда, то выходы готовности

28 и 10 последних элементов И и ИЛИ в фазе выборки тоже всегда разряжены, что обеспечивается соответствующим подкл1очением программируемых МДП-транзисторов и-типа 33 В этих элементах. Высокий уровень U»fi на неразряженных выбранных выходах 16 и 18 элементов И и ИЛИ поддерживается небольшим статическим током ВысОкоомных транзисторов 20 В соответствующих блоках подзаряда 3 и 4, B уровень 0 на невыбранных выходах )6 и

18 обеспечивается статическим током включенных транзисторов 33 соответству1ощих элементов. Транзисторы 19 в блоках подзаряда 3, 4, 5 заперты высоким уровнем на выходе 30 формирователя 7 и низким уровнем на его выходе 29 соответственно. В усилителях 6 высоким уровнем на выходе

31 формирователя включены транзисторы

22 и Высокаомные транисторы 23, при этом в Выбранных усилителях 6, на информационном входе которых сохраняется высокий уровень, Вкл1очен транзистор 21 и

1695387

10 уровень(0ИП -Unop n ) установлен на выходе усилителя, Фаза подзаряда начинается при переключении на входе 9 сигнала выборки ПЛМ в состояние логического О, При понижении уровня этого сигнала (фиг.2,б) до порогов переключения 0> и 0> элементов HE 25 и 26 образуются положительные стробы на выходах 29 и 30 формирователя 7 (фиг,2,в,г).

Если уровень строба на выходе 29 выше . порогового напряжения Unop.п МДП-транзистора п-типа, открываются транзисторы блоков подзаряда 5, разряжающие входы

17 элементов ИЛИ (фиг.2,з), Если уровень строба на выходе 30 выше порогов переключения 011 и 0д элементов ИЛИ-НЕ формирователя 7 и блоков установки 8, происходит обнуление входов 15 элементов И (фиг.2,ж) и запирание транзисторов 22 и 23 усилителей 6 (фиг.2,е) по входам запуска, При дальнейшем повышении уровня строба на выходе 29 до порога переключения

0з элемента НЕ 27 образуется отрицательный строб на выходе 30 (фиг.2,д), понижение уровня которого до порогового напряжения МДП-транзистора р-типа U>n—

l 0 I вызывает включение транзисторов 19 в блоках 3 и 4, осуществляющих подзаряд выходов 16 и 18 соответственно элементов И и ИЛИ до высокого уровня Uun (фиг.2, и,к). При этом открываются транзисторы 21 усилителей 6, Поскольку входы каждого элемента И имеют емкость нагрузки, то разряд последнего входа, к которому подключается наибольшая входная нагрузка (фиг.2, >к .— пунктир), свидетельствует об окончании процесса установки всех входов

15 в нулевое состояние и является разрешением к смене входных информационных сигналов на входах 11 ПЛМ (фиг.2,а). В сваю очередь, поскольку выходы каждого элемаira ИЛИ также имеют емкость нагрузки, то подзаряд выхода 10 последнего элемента ИЛИ с наибольшей емкостью нагрузки (фиг.2, к-пунктир) свидетельствует об окончании процесса подзаряда элементов ИЛИ и готовности всей ПЛМ к фазе выборки.

Таким образом, в фазе подзаряда последовательность стробов на выходах 29, 32 и 31 обеспечивает вначале блокировку элементов И и ИЛИ по входам (фиг.2, з,ж) и блокировку буферных усилителей 6 по входам запуска (фиг.2,е)., а затем с минимальной задержкой, определяемой перепадом (0з — Uu(z) ), по стробу на выходе 30 включаются транзис оры подзаряда 19 в блоках 3 и 4 (фиг,2,д). 3а счет этого повышается быстродействие ПЛМ в фазе подзаряда.

50 ц5

Фаза выборки ПЛМ начинаемся ри пе реключении управляющего сигнала ча входе 9 в состояние логической 1. После достижения им порогов переключения 0; и

0р элементов НЕ 25 и 26 (фиг.2.Ь) образуются отрицательные стробы на выходах 29 и 32 формирователя 7 (фиг,2, в,r). При уровне строба на выходе 29 ниже порога переключечия 0з элемента НЕ 27 образуется положительный строб на его выходе 30 (фиг 2,д) при достижении которым уровня (Ui;n

I Unop p I закрываются транзисторы подзаряда 19 в блоках 3 и 4. При понижении уровня строба на выходе 32 до порога переключения ULz выбранные блоки установки

8, на информационных входах 11 которых v, этому времени установлено новое значение входной переменной равное О, подзаряжают выбранные входы элементов И до уровня

0ил, формируя инверсный набор переменных на входах 15 (фиг.2,ж). Элемент ИЛИ НЕ формирователя. не изменяя состояния своего выхода 31, с моме та времени ti (фиг.2,г) устанавливается в режим ожидания окончания выборки элементов И. При дальнейшел понижении уровня строба на выходе 29 (ниже Un >р.п) закрываются транзисторы в блоках подзаряда 5. При уровне на выбранных входах 15 выше Unop n (фиг.2.ж) разряжаются выходь невыбранн =Iх элеменT08 И (фиг.2.и). Выходы выбранных элементов И остаются в пассивном высоком уровне, поддерживаемом небольшим статическим током высокоомного транзистора 20 в блоках подзаряда 3, При этом всегда последний вход элементов И подзаряжается, а ьыход последнего. элемента И разряжается не быстрее, чем соответственно любой другой вход и выход любого элемента И вследствие подключения к этим узл, м наибольших емкостей нагрузки. Поэтому разряд выхода ГОтовности последне-о элемента И, т.е. входа

28 формирователя 7 (фиг.2, и-пунктир), сви= детельствует об окон .ании выборки элементов И. При ггонижении i ровня на входе 28 до порога переключения U,> элемента ИЛИНЕ 24 формирователя (фиг.2, и, момент времени t) Образуется положительный строб запуска буферных усилителей (фиг.2.е), открывающий в них транзисторы 22 и 23. Выбранные усилители 6, на входе которых поддерживается высокийуровень, подзаряжают соответствующие входы 17 элементов

ИЛИ до уровня (0„п — Unop. ). реализуя таким образом с помощью транзисторов 21 и

22 функцию "логическое И" относительно информационного сигнала на выходе 16 и сигнала запуска на выходе 31. Открывающиеся высокоомные транзисторы 23 имеют небольшую проводимость, необходимую

1695387 для исключения перераспределения заряда между подзаряжающимся выходом выбранного усилителя и его высоким входом в момент запуска и одновременно достаточную для поддержания низкого уровня на выходе невыбранных усилителей от низкого уровня на соответствующем входе. Таким образом, набор конъюнкций входных переменных на входах 11 передается с помощью буферных усилителей 6 с выходов 16 элементов И на входы 17:лементов ИЛИ. При уровне на выбранных входах 17 выше Опор.п (фиг,2,з) разряжаются выходы невыбранных элемен. T0B ИЛИ (фиг.2,к). Выходы выбранных элементов ИЛИ остаются на высоком уровне, поддерживаемом небольшим статическим током высокоомного транзистора 20 в блоках подзаряда 4, При этом всегда последний вход элементов ИЛИ подзаряжается, а выход последнего элемента ИЛИ разряжается не быстрее, чем соответственно любой другой вход и выход любого элемента ИЛИ вследствие подключения к этим узлам наибольших емкостей нагрузки. Поэтому разряд выхода готовности 10 последнего элемента ИЛИ (фиг,2, к-пунктир) свидетельствует об окончании процесса выборки элементов ИЛИ и ПЛМ в целом.

Итак, в фазе выборки посредством стробов на выходах 30, 29 и 32 вначале блокируются транзисторы 19 подзаряда в блоках 3 и 4 и осуществляется выборка элементов И, затем с минимальной задержкой элемента

ИЛИ-НЕ 24 по стробу 31 запускаются бу:ферные усилители и далее с минимальной задержкой однокаскадного усилителя осуществляется выборка элементов ИЛИ, Таким образом, за счет конструктивных особенностей каждого блока ПЛМ достигается упрощение и повышение быстродействия ПЛМ в целом.

Формула изобретения

Программируемая логическая матрица, содержащая элементы И, элементы ИЛИ, выход каждого из которых, кроме последне го, является информационным выходом, а выход последнего элемента ИЛИ вЂ” выходом готовности программируемой логической матрицы, первую группу блоков подзаряда, выход каждого из которых соединен с выходом соответствующего элемента И, вторую группу блоков подзаряда, выход каждого из которых соединен с выходом соответствующего элемента ИЛИ, третью группу блоков

10 подзаряда, выход каждого из которых соединен с соответствующим входом каждого

35 элемента ИЛИ, буферные усилители, выход каждого из которых соединен с соответствующим входом каждого элемента ИЛИ, а информационный вход каждого буферного усилителя, кроме последнего, — с выходом соответствующего элемента И, формирователь сигналов выборки, первый вход которого является входом разрешения выборки программируемой логической матрицы, второй вход соединен с выходом последнего элемента И, а первый, второй и третий выходы соединены соответственно со входами запуска блоков подзаряда третьей и первой групп и буферных усилителей, отличающаяся тем, что, с целью повышения быстродействия и упрощения программируемой логической матрицы, она содержит блоки установки, первый вход каждого из которых, кроме последнего, является соответствующим информационным входом программируемой логической матрицы, первый вход последнего блока установки соединен с шиной нулевого потенциала, входы каждого элемента И соединены с выходами соответствующих блоков установки, четвертый выход формирователя сигналов выборки соединен со вторыми входами блоков установки, а второй выход = со входами запуска блоков- подзаряда второй группы, информационный вход последнего буферного усилителя соединен с шиной источника питания.

1695387 !695387

Составитель A.Дерюгин

Редактор Т.Орловская Техред M.Moðãåíòàë Корректор Q.Êðàâöoâà CP

Заказ 4167 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, yn,Ãàãàðèíà, 101