Вычислительный комплекс

 

Изобретение относится к вычислительной технике и может быть использовано в микроЭВМ при сопряжении с устройствами вывода данных, когда число разрядов выводимых данных превышает разрядность шины данных микроЭВМ. Целью изобретения является повышение быстродействия и сокращение оборудования. Вычислительный комплекс содержит блок обработки данных, периферийное устройство, запоминающее устройство, дешифратор адреса. 1 ил., 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (ss>s G 06 F 15/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4497590/24 (22) 26.07.88 (46) 15.11.91. Бюл. М 42 (71) Московский физико-технический институт (72) А.С. Горшков (53) 681.3(088.8) (56) Патент ПНР М 266461, кл. G 06 F 13/38, 1988.

Патент ГДР N 246860, кл. G 06 F 13/38, 1987, (54) ВЫЧИСЛИТЕЛЬНЫЙ КОМПЛЕКС

Изобретение относится к вычислительной технике и может быть использовано в микроЭВМ при сопряжении с устройствами вывода данных, когда число разрядов выводимых данных превышает разрядность информационной шины микроЭВМ,. например, при выводе данных из 8-разрядной микроЭВМ на 12-разрядный цифроаналоговый преобразователь (ЦАП).

Цель изобретения — повышение быстродействия и сокращение оборудования.

На чертеже представлена схема вычислительного комплекса.

Вычислительный комплекс содержит блок 1 обработки данных (микропроцессор

KP580BM80), запоминающее устройство (ЗУ) 2, периферийное устройство 3 (ЦАП) с выходным операционным усилителем 4, дешифратор 5 адреса, 8-разрядную шину 6 данных, 16-разрядную шину 7 адреса и шину 8 управления.

Блок 1 содержит буфер 9 данных, буфер

10 адреса, АЛУ 11, буферные регистры 12, регистр 13 команд, дешифратор 14 команд, „„ Ы„„1691844 А1 (57) Изобретение относится к вычислительной технике и может быть использовано в микроЭВМ при сопряжении с устройствами вывода данных, когда число разрядов выводимых данных превышает разрядность шины данных микроЭВМ. Целью изобретения является повышение быстродействия и сокращение оборудования. Вычислительный комплекс содержит блок обработки данных, периферийное устройство, запоминающее устройство, дешифратор адреса. 1 ил., 1 табл. десятичный корректор 15, стек 16 регистров.

Примером конкретной реализации комплекса является схема сопряжения 12-разрядного ЦАП 572ПА2 с микроЭВМ, построенной на основе микропроцессорного комплекта КР580, где в качестве центрального. процессора блока 1 используют микросхему КР580В М80. 0

Дешифратор адреса реализуется, на-, Q пример, на основе микросхемы 533ИД7, ь

Младшие 8 информационных разрядов; QQ

ЦАП 3 соединены непосредственно с 8-раз- ф рядной шиной 6 данных микроЭВМ, а стар- р шие 4 разряда — с младшими 4 разрядами шины 7 адреса, причем остальные 12 разрядов шины 7 адреса поступают на дешифра-; д тор 5 адреса, управляющий включением

ЦАП 3 как периферийного устройства.

Комплекс работает следующим образом.

Программа работы блока 1 в предлагаемом режиме состоит из цикла передачи двухбайтового значения (в таблице приводится ее фрагмент), При программировании

4 °

1691844

М и/п.0 перед выдачей блока данных предварительно, в регистр косвенного адреса стека 16 блока 1 (Н в микропроцессоре КР580ВМ80) записывается код ЦАП 3 в адресном пространстве микроЭВМ, поэтому ЦАП 3 занимает 16 яче- 5 ек памяти в ЗУ 2. Затем принятые иэ ЗУ 2 старшие разряды данных пересылаются в регистр 1 стека 16. Далее происходит выдача младших 8 разрядов данных через шину данных 6 по косвенному адресу, т,е. указы- 10 ваемому по содержимому регистровой пары

Н стека 16, в результате чего введенные 4 старших разряда данных оказываются выведенными на шину 7 адреса вместе с адресной информацией параллельно 15 младшим 8 разрядам.

Выдача одного значения программируется фрагментом, приведенным в таблице.

Сначала происходит прием одного (старшего) байта значения по адресу ADDR1 20 иэ ЗУ 2 в буферный регистр 12 блока 1, откуда он командой ¹l 2 передается в регистр 1 стека 16. Далее происходит прием младшего байта по команде М 3 (из ячейки

А00Я2 ЗУ 2). Данные для выдачи подготов- 25 лены. После этого выполняется команда М

4 косвенной передачи бай а из буферного регистра 12 в ячейку ЗУ 2, адрес которой находится в регистровой паре HL стека 16.

На этом цикл передачи одного значения завершается, Формула изобретения

Вычислительный комплекс, содержащий блок обработки данных, шины данных и адреса которого соединены с входами/выходами данных и входами адреса запоминающего устройства, дешифратор адреса, вход данных которого соединен с шиной адреса блока обработки данных, шина управления которого соединена с входом разрешения дешифратора и входом записи/чтения запоминающего устройства, первый выход дешифратора адреса соединен с входом разрешения запоминающего устройства,отл и ч а ю щи йс я тем, что, с целью повышения быстродействия и сокращения оборудования, младшие разряды шины адреса блока обработки данных соединены;о старшими разрядами входа данных периферийного устройства, младшие разряды входа данных которого соединены с шиной данных блока обработки данных, а вход разрешения — с вторым выходом дешифратора адреса.

16918 14

Составитель И.Хазова г

Редактор Л.Пчолинская Техред M.Ìîðãåíòàë Корректор, Э.Лончакова

Заказ 3929 Тираж Подписное .

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина. 101