Устройство тестового контроля

 

Изобретение относится к вычислительной технике и может быть использовано в системах контроля и диагностики цифровых вычислительных устройств. Цель изобретения - расширение функциональных возможностей за счет оперативного циклического переключения выводов устройства с передачи тестовой информации на прием ответных реакций. Устройство содержит блок сопряжения, блок управления, п входных регистров, п регистров маски входов-выходов , п регистров маски входов, блоков памяти , п первых и вторых коммутаторов, п блоков сравнения, п регистров результата, п выходных коммутаторов, п триггеров сбоя, элемент ИЛИ, группу элементов И, шину адреса, двунаправленную шину данных. 1 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)ю 6 06 F 11/26

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4689765/24 (22) 10.05.89 (46) 15.11.91. Бюл. hh 42 . (71) Таганрогский радиотехнический институт им.В.Д. Калмыкова (72) В.Ф.Гузик, И.M.Êðèâîðó÷êî, Б.С.Секачев и Е.B.Èòåíáåðåã (53) 681.325(088.8) (56) Авторское свидетельство СССР

М 962957, кл. 6 06 F 11/26, 1981.

Авторское свидетельство СССР

Ьй 1425682, кл . G 06 F 11/26, 1987. (54) УСТРОЙСТВО ТЕСТОВОГО КОНТРОЛЯ (57) Изобретение относится к вычислительной технике и может быть использовано в

Изобретение относится к вычислительной технике.и может быть использовано в системах контроля и диагностики цифровых вычислительных устройств.

Цель изобретения — расширение функциональных воэможностей за счет оперативного циклического переключения выходов устройства с передачи тестовой информации на прием ответных реакций.

На фиг. 1 представлена структурная схема устройства; на фиг. 2- структурная схема блока сопряжения; на фиг. 3 — структурная схема блока управления.

Устройство тестового контроля (УТК) содержит блок 1 сопряжения, блок 2 управления, и входных регистров 3, и регистров маски входов-выходов, и регистров 5 маски входов, пблоков 6 памяти,,первую группу и коммутаторов 7, и блоков 8 сравнения, и регистров 9 результата, вторую группу и коммутаторов 10, проверяемый узел 11, п

„„5LJ„„1691842 А1 системах контроля и диагностики цифровых вычислительных устройств. Цель изобретения — расширение функциональных возможностей за счет оперативного циклического переключения выводов устройства с передачи тестовой информации на прием ответных реакций. Устройство содержит блок сопряжения, блок управления, и входных регистров, и регистров маски входов-выходов, прегистров маски входов,,блоков памяти, и первых и вторых коммутаторов, и блоков сравнения, и регистров результата, и выходных коммутаторов, и триггеров сбоя, элемент ИЛИ, группу элементов И, шину адреса, двунаправленную шину данных. 1 з.п. ф-лы, 3 ил. выходных коммутаторов 12, п триггеров 13 сбоя, элемент ИЛИ 14, и управляющих регистров 15, п групп 16 элементов ИЛИ, и групп

17 элементов И, вход 18 сброса, вход 19 записи и вход 20 чтения устройства, шину 21 адреса и двунаправленную шину 22 данных, выход 23 пуска, выход 24 установки начального адреса, выход 25 чтения состояния, выход 26 чтения адреса, выход 27 чтения сбоев, первый 28,и второй 29 выходы управления записью, группу 30 выходов выдачи результата, группу 31 стробирующих выходов, выход 32 установки в ноль входных регистров, выход 33 записи маски двунаправленных выводов, выход 34 сброса триггера сбоя, выход 35 записи маски входов,. выход 36 записй строки теста, выход 37 записи маски входов-выходов, вход 38 блокировки адреса, первый 39 и второй 40 управляющие входы, группу входов 41 адреса, группу информационных входов 42, г руппу выходов 43 адреса с тремя состояниями блока 1 сопряжения, а также вход 44 пуска, вход 45 записи адреса, вход 46 чтения состояния, вход 47 чтения адреса, вход 48 чтения сбоев, входы.49 и 50 записи первого и второго интервалов, вход 51 сброса, группу 52 входов обнаружения сбоев, выход 53 управления направлением передачи информации, вы.ход 54 блокировки адреса, выход

55 стробирования, группу 56 выходов адреса с тремя состояниями и группу 57 ичформационных входов-выходов блока 2 управления.

Блок 1 сопряжения состоит из дешифратора 58 записи, дешифратора 59 чтения, регистра 60 адреса ячейки памяти и коммутатора 61.

Блок 2 управления содержит генератор

62 тактовых импульсов. элемент И 63, RS.триггер 64 пуска, первый 65 и второй 66 коммутаторы, элемент 67 задержки,. регистр

68 адреса, элемент НЕ 69, счетчик 70 адрес8, элемент ИЛИ-HE 7 ., первый 72 и второй

73 элементы ИЛИ, третий 74 и четвертый 75 коммутаторы, счетчик 76 импульсов, схему

77 сравнения, первый 78 и второй 79 управляющие регистры, первый 80 и второй 81 триггеры. а также третий элемент ИЛИ 82.

Устройство работает следующим образом.

Перед началом рабаты УТК устанавлива8тся в исходное состояние. Для этого через вход 18 устройства подается сигнал сброса, который поступает на входы устаH8BKN в ноль Всрх регистров 41-4л, 51 "5n, 91-9п, 151-15п и устанавливает их в исходное состояние, пройдя через вход 51 блока

2, устанавливает в нулевое состояние Отриггер 80 и в единичное состояние Т-триггер 81, — ðîéäÿ через первый элемент ИЛИ

72, y8Tßнавлива8т В нулевОе сОстОЯни8 триггер 64 пуска, пройдя через третий элемент

ИЛИ 82, устанавливает в нулевое состояние счегчик 76 импульсов и, пройдя через эле-. мент ИЛИ 14, устанавливает в нулевое состояние триггеры 13 -13л сбоя, УТК работает в трех режимах: режим I— загрузка; режим II тестирование; режим 1И анализ результатов тестирования.

Режим загрузки включает следущие

Операции:

1. Установка входных регистров 31-Зл в исходное состояние;

2. Подцикл формирования строки ин- формации во входных регистрах 31-3n, 3. Перезапись строки информации из входных регистров 31 — Зл,, 3.1. В регистры 41-4п маски входов-выходов;

3.2, В регистры 51-5л маски входов;

3.3. В регистры 15> — 15„.

3.4, В блоки 61-6п памяти, 4. Загрузка необходимой информации в блок 2 управления.

Рассмотрим выполнение этих операций.

1. Установка входных регистров 3i-Зл в исходное состояние осуществляется следующим образом.

Через группy 41 адресных входов блока

1 с шины 21 адреса устройства на управляющие входы дешифратора 58 поступает адрес команды "Установка в ноль входных регистров", и при поступлении сигнала "Запись" с входа 39 блока 1 на стробирующий вход дешифратора 58 с выхода 32 блока 1 выделяется сигнал "Установка в ноль входных регистров", который поступает на входы установки в ноль входных регистров

31-3, устанавливая их в нулевое состояние

2. Подцикл формирования строки информации во входных регистрах 31-Зл осуществляется следующим образом.

По шине 22 данных устройства поступает а-разрядный фрагмент1-разрядной стро- ки информации (где I C. (m,2m, ..., ппт) и устанавливается на информационных входах входных регистров 31-3 . Зались происходит по команде "Выбор входного регистра", поступающий с выхода 31 блока

1 в тот входной регистр„адрес которого выставлен на управляющие входы дешифратара 58 блока 1 через группу 41 адресных входов: шины 21 адреса устройства при поступлении сигнала "Запись" на стробирующий вход дешифратора 58 через вход 39 блока 1 с входа 19 устройства. Описанный процесс загрузки фрагментов строки во входные регистры повторяется а раз, где

a (1, 2, ..., n) — число отличных от нуля фрагментов строки теста. В результате сформированная I-разрядная строка информации устанавливается на информационн ых входах регистров 41-4 маски

45 входов-выходов,51-5п маски входов; блоков

6 -6п ПаМятИ И уПраВЛЯ ЮЛИХ рЕГИСтрОВ 15115п.

3. Перезапись строки информации из входных регистров 3> — 3Л в регистры 41-4П, 50. 51-5П И 151 — 15n ОСущЕСтВЛявтСя ИдЕНтИЧНО.

Рассмотрим подробно этот процесс на примере перезаписи информации из реги. -стров 31-Çn в регистры 4>-4л, 3.1, В этом случае строка информации

55 представляет собой управляющую информацию (маску) об используемых выводах проверяемого узла 11 как входах и выходах ("1" — вход-выход; "0" -остальные выводы).

На управляющие входы дешифратора 58 че 1691842

25

35

50

55 рез группу 41 входов адреса с шины 21 адреса устройства поступает адрес команды

"Запись маски входов-выходов", и при поступлении на стробирующий вход дешифратора 58 через первый управляющий вход 39 . блока 1 входа 19 устройства сигнала "Запись" на выходе 37 блока 1 появится сигнал

"Запись маски входов-выходов"; при поступлении которого на входы параллельной записи регистров 4>-4п в укаэанные регистры записывается управляющая информация.

3.2. В этом случае строка информации представляет собой управляющую информацию (маску) об используемых выводах проверяемого узла как входах ("1" — вход:

"0" — остальные выводы). Перезапись из регистров 31-3> в регистры 5> — 5> осуществляется. по команде - Запись маски входов" аналогично описанному в и. 3.1. При выполнении этой команды запись в регистры 5>—

5п произойдет при поступлении с выхода 35 блока 1 сигнала "Запись маски входов" на входы параллельной записи регистров 5>—

5п. . 3,3; В .этом случае строка информации представляет собой управляющую информацию (маску) а двунаправленных выводах проверяемого узла 11 ("1" — вывод двунаправленный, "0" — вывод однонаправленный). Перезапись из регистров 31-Зп в регистры 15>-15п осуществляется по коман.де "Запись маски двунаправленных выводов" аналогично описанному в и. 3.1. При выполнении этой команды запись в регистры 151 — 15 произойдет при поступлении с выхода 33 блока 1 сигнала "Запись маски двунаправленных выводов" на входы параллельной записи регистров 151 — 15 .

3.4. В этом случае строка информации представляет собой строку теста. Перед записью строки теста из регистров 31-3П в блоки 61 — 6n памяти производится запись в регистр 60 адреса блока 1 адреса r-й ячейки памяти, в которую необходимо записать r-ю строку теста (где г & {1, 2 ... кмакс}. макс— максимальное количество строк в тесте).

Для этого по шине 22 данных поступает адрес r-й ячейки памяти и через группу 42 входов блока 1 устанавливается на информационных входах регистра 60,. По шине 21 адреса через группу 41 входов адреса блока

1 поступает на дешифратор 58 адрес команды "Запись адреса ячейки памяти" и при поступлении сигнала "Запись" через вход

39 блока 1 на его стробирующий вход, на (и+11)-м выходе дешифратора 58 появляется сигнал, при поступлении которого на .вход параллельной записи регистра 60 в этот регистр произойдет заггись адреса г-й ячейки памяти. С выходов регистра 60 адреса r-й ячейки памяти через коммутатор 61, разблокированный высоким уровнем сигнала с триггера 64 блока 2 (поступающим через выход 54 блокировки адреса блока 2 и вход

38 блока 1 на управляющий вход этого коммутатора), подается через группу 43 выходов адреса блока 1 на группу адресных входов блоков 61 — 6> памяти.

Запись строки теста из входных регистров 31 Зп в блоки 61-6П памяти осуществляется по команде "Запись строки теста", при выполнении которой с (п+6)-го выхода дешифратора 58 через выход 36 блока 1 поступает на вход записи блоков 61-6П памяти сигнал записи, по которому осуществляется запись информации в r-ю ячейку памяти.

Описанные процессы формирования строки теста во входных регистрах 3i — 3п и перезаписи ее в блоки 61 — 6П памяти производится k макс раз.

4. Режим завершается загрузкой адреса начала теста в счетчик 70 адреса по команде "Установка начального адреса" при выполнении которой адрес начала теста с шины 22 данных через группу 57 входов блока 2 записывается в данный счетчик при поступлении сигнала записи с (n+2)-го выхода дешифратора 58 через выход 24 блока 1 и вход 45 блока 2 на вход параллельной записи счетчика 70.

Аналогично осуществляется загрузка информации в управляющие регистры 78 и 79.. При этом в первый управляющий регистр 78 загружается величина (А-1), где А 2 — количество тактов, в течение которых двунаправленные выводы проверяемого узла работают как входы, а во второй управляющий регистр 79 — величина (В-1), где В 2 — количество тактов, в течение которых двунаправленные выводы проверяемого узла работают как выходы. Запись первого интервала в регистр 78осуществляется по команде "Запись первого интервала", при выполнении которой íà (n+8)-м выходе дешифратора 58 появляется сигнал записи и через выход 28 блока 1 и вход 49 блока 2 поступает на вход параллельной записи регистра 78. Запись второго интервала в регистр 79 осуществляется по команде

"Запись второго интервала", при выполнении которой на (и+9)-м выходе дешифратора

58 появляется сигнал записи и через выход

29 блока 1 и вход 50 блока 2 поступает на вход параллельной записи регистра 79.

На этом режим загрузки завершается.

Режим тестирования (режим I 1) задается подачей команды "Пуск", при поступлении которой вырабатывается сигнал на (п+1)-M

1691842

45

55 выходе дешифратора 58, который через выход 23 блока 1, вход 44 блока 2 поступает на

S-вход RS-триггера 64 пуска, устанавливая

его в единичное состояние. Появление нулевого потенциала: с инверсного выхода триггера 64 пуска через выход 54 блока 2 и вход 38 блока 1 на управляющем входе коммутатора 61 блока 1 переводит его выходы в третье состояние, блокируя поступление адреса ячейки памяти из блока 1, Единичный потенциал с прямого выхода триггера 64 разрешает прохождение тактовых импульсов с выхода генератора 62 тактовых импульсов через элемент И 63 на вход параллельной записи регистра 68 адреса и тактирующий вход D-триггера 80. Го переднему фронту первого тактового импульса, пришедшего на вход параллельной записи регистра 68, адрес начала теста переписывается с выходов счетчика 70 адреса в регистр 68 адреса, с выходов которого через второй коммутатор 66 (передача информации через.него разрешена единич ным потенциалом с прямого выхода триггера 64 пуска, поступающим на управляющий вход этого коммутатора) и группу 56 выходов адреса блока 2 поступает на адресные входы блоков 61 6п памяти. Происходит считывание(сигнал записи снят) эталонного значения первой строки теста,,которая с выходов блока 61 — 6n поступает на вторую группу входов блоков 81 — 8n сравнения, а также на информационные входы первых коммутаторов 71 — 7П. На управляющие входы этих коммутаторов поступает информация с выходов регистров 5 — 5n через открытые элементы И l71 — И 17п, управляемь|е высоким уровнем потенциала, поступающим с прямого выхода Т-триггера 81 (триггер 81 установлен в единичное состояние при установке УТК в исходное состояние) через выход 53 блока 2 и через элементы ИЛИ 161-16л, Таким образом все выводы проверяемого узла, определенные записью "1" в соответствующие разряды регистров 51 — 5П, определены как входы (включая и двунаправленные выводы). В результате сформированная строка тестовых воздействий поступает на входы проверяемого узла 11. С выходов проверяемого узла 11 через вторые коммутаторы 10 — 10 реакция проверяемого узла 11 поступает на первую группу входов блоков 8> — 8„сравнения.

Результаты сравнения ("0" — если сбой, т.е. несравнение; "1" — в противном случае) с инверсных выходов блоков 81 — 8n сравнения поступают на информационные входы триггеров 13>-13п сбоя. Запись в D-триггеры 131 — 13п результата сравнения и в реги5

35 стры 91 — 9n результата реакции проверяемого узла 11 происходит по переднему фронту первого тактового импульса, поступающего с выхода 55 блока 2 на тактирующие входы

D-триггеров 131-13 сбоя и входы параллельной записи регистров 91 — 9n результата, и задержанного на элементе 67 задержки нэ величину т, причем т Т/2 (гдеТ=1/f; f — частота работы УТК). Величина т определяется как сумма задержек при прохождении информации до проверяемого узла 11, при срабатывании проверяемого узла 11 и при прохождении реакции проверяемогоузла 1 t через вторые коммутаторы 101 — 10п и блоки 81-8п сравнения. С выходов триггеров

131 — 13n сбоя сигналы "Сбой" поступают через группу 52 входов обнаружения сбоев на элемент ИЛИ 73 и группу информационных входов коммутатора 75 блока 2. Далее работа устройства определяется значениями сигналов "Сбой".

Если сигналы "Сбой" равны нулю, то работа устройства продолжается следующим образом, По заднему фронту первого тактового импульса, поступающему через элемент НЕ

69 на вычитающий вход счетчика 70 адреса, его содержимое уменьшается на единицу, а содержимое счетчика 76 импульсов увеличивается на единицу. По переднему фронту следующего тактового импульса уменьшенное на единицу содержимое счетчика 70 переписывается в регистр 68 адреса, с выходов которого адрес следующей строки теста поступает через коммутатор 66 и группу 56 выходов блока 2 на адресные входы блоков 61 — бп памяти, Увеличение содержимого счетчика 76 импульсов происходит до тех. пор, пока его содержимое не станет равно содержимому ревстра

78, т.е. значению (А-1). В момент равенства содержимых счетчика 76 и регистра 78 на выходе схемы 77 сравнения появляется единичный сигнал, который по переднему фронту очередного (А-ro) тактового импульса переводит D-триггер 80 в единичное состояние. Единичный потенциал с его прямого выхода через элемент ИЛИ 82 сбрасывает счетчик 76 в нулевое состояние и блокирует его счетный вход, препятствуя увеличению содержимого счетчика 76 по заднему фронту А-го тактового импульса, поступающему через элемент Н Е 69.

Неравенство содержимых счетчика 76 (равно О) и регистра 78 (равно А-1) вызывает появление нулевого сигнала на выходе схемы 77 сравнения, который по переднему фронту следующего (A+1)-го тактового импульса записывается в D-триггер 80, завер169 F< »

20

55 шив формирование на выходе триггера 80 импульса, по заднему фронту которого Ттриггер 81 перебрасывается в нулевое состояние.

В результате на прямом выходе триггера 81 появляется нулевой потенциал, который прекращает блокировку выдачи информации с выходов регистров 151-15п через элементы ИЛИ 161 — ИЛИ 16 . Таким образом на входы элементов И 171 — И 17П с нулевых выходов разрядов регистров 151—

15п, определенных записью "0" в эти разряды как однонаправленные, поступают единичные сигналы, которые разрешают прохождение на входы коммутаторов 71 7п с выходов регистров 51 5П только тех единичных сигналов, которые определяют однонаправленные входы, исключая двунаправленные выводы из числа входов, определив их с (A+1)-го такта как выходь1 проверяемого узла. Одновременно нулевой потенциал с прямого выхода триггера 81 переводит выходы регистра 78 в третье состояние, а единичный потенциал с инверсного выхода Т-триггера 81 открывает передачу информации из регистра 79, в который записано значение (В-1), на входы схемы 77 сравнения. Одновременно в (А+1}м такте по заднему фронту (А+1)-го импульса, поступающему через элемент HE 69, содержимое счетчика 76 увеличивается и становится равно единице. Начинается отработка интервала В, которая продолжается до тех пор, пока содержимое счетчика 76 не станет равно содержимому регистра 79, т.е, значению (В-1). В этом случае аналогично описанному вырабатывается с выхода

0-триггера 80 импульс, по заднему фронту которого Т-триггер 81 перебрасывается в единичное состояние. Единичный потенциал с прямого выхода триггера 81 через выход 53 блока 2 запрещает поступление управляющей информации с выходов регистров 151-15П через группы элементов ИЛИ

161-16п и открывает передачу информации из регистра 78 на входы схемы 77 сравнения. Нулевой потенциал с инверсного выхода триггера 81 переводит выходы регистра

79 в третье состояние. Двунаправленные выводы проверяемого узла перемаскируются с выходов на входы.

Таким образом, перемаскирование двунаправленных выводов проверяемого узла с входов на выходы, и наоборот, достигается соответствующим управлением передачи данных через элементы И 17 — И 17п с выходов регистров 51-5>, в которых однонаправленные входы и двунаправленные

-выводы проверяемого узла определены записью "1" в соответствующие разряды. При этом управление передачей данных через элементы И 17; — 17П осушествляется либо посредством подачи единичных сигналов на все первые входы этих элементов при установке Т-триггера 81 в единичное состояние, тогда информация с выходов регистров 515п проходит через элементы И 171-17 без изменения и все выводы проверяемого узла, определенные записью "1" в соответствующие разряды регистров 51 — 5, определены как входы (включая и двунаправленные выводи), либо подачей единичных сигналов на первые входы элементов И 17 — 17„только с тех инверсных выходов регистров 15> — 15> (триггер 81 при этом устанавливается в нулевое состояние), которые записью "0" определены как однонаправленные, в результате с выходов регистров 51 — 5 через элементы И 17>- t 7 проходят только те единичные сигналы, которые определяют однонаправленные входы, а двунаправленные выводы исключаются из числа входов и определяются как выходы. Таким образом, управляя в режиме тестирования состоянием

Т-триггера 81 УТК обеспечивает перемаскирование двунаправленных выводов с входов на выходы, и наоборот, в пределах временных интервалов А и В, записываемых в регистры 78 и 79 соответственно и определяющих количество тактов, в течение которых двунаправленные выводы проверяемого узла р-ботают как входы и выходь. соответственно. Если у проверяемого узла все выводы однонаправленные, в регистр 78 записывается значение, равное количеству тактов в тесте, и триггер 81 в течение теста свое состояние не изменяет, оставаясь в единичном состоянии с момента установки УТК в исходное состояние.

Описанный процесс тестирования продолжается до тех пор, пока содержимое счетчика 70 адреса не станет равным нулю (без сбоев прошел весь тест) или на выходе элемента ИЛИ 73 блока 2 не появится единичный потенциал (прошел сигнал "Сбой", т.е. обнаружено несоответствие результата эталону), Если содержимое счетчика 70 адреса равно нулю, то на выходе элемента ИЛИ-HE

71 появляется единичный сигнал, который через элемент ИЛИ 72 поступает на вход установки в ноль RS-триггера 64 пуска и устанавливает его в нулевое состояние. Нулевой потенциал с прямого выхода триггера

64 пуска блокирует поступление тактовых импульсов через элемент И 63 и происходит

"Останов" устройства.

"Останов" устройства происходит также при появлении единичного потенциала на

1691842

15

20 выходе элемента ИЛИ 73, поступающего через элемент ИЛИ 72 на вход установки в ноль RS-триггера 64 пуска.

Режим анализа результатов тестирования (режим 111) начинается, когда в режиме тестирования триггер 64 пуска блока 2 устанавливается в нулевое состояние. Для анализа состояния устройства используется команда "Чтение состояния устройства", при выполнении которой адрес данной команды по шине 21 адреса через группу 41

ВХОДОВ блока 1 поДается HB Дешифратор 59 чтения и при появлении сигнала "Чтение" на стробирующем входе данного дешифратора (через вход 40 блока 1 с входа 20 устройс»ва), на (n+1)-м выходе дешифратора 59 вырабатывается сигнал., поступающий через выход 25 блока 1 и вход 46 блока 2 на управляющий вход коммутатора 65, с выхода которого через группу 57 входов-выходов блока 2 на шину 22 данных передается код состояния устройства. Код состояния содержит два разряда р(о), р(1), снимаемых с и рямого выхода триггера 64 пуска {р(о)) и выхода элемента ИЛИ 73 сборки всех сбоев устройства (р(Я. В зависимости от кода состояний (р(о) р1"1) - 00 — исходное состояние устройства; p(o) р(1) = 10 — режим тестирования; р(о) р(1) = 01 — останов по сбою; p(a) р(1)

11 — нет сброса триггера пуска) пользователь устройства может выполнять следующие действия.

Если после сброса устройства код состояния p(o) р(1) Ф 00, го устройство неисправно и его необходимо отремонтировать.

Если после подачи команды "Пуск" код состояния p(0) р(1) = 10, то устройство находится в режиме тестирования и необходимо сделать перерыв на время тестирования, если же и после этого код состояния не изменился, то устройство неисправно. В противном случае, при р(о) р(1) =- 00., тестирование прошло успешно и необходимо загрузить следующий тест, а при р(о) р(1) = 01 обнаружена несоответствие эталону реакции проверяемого узла 11 на входное воздействие и можно вывести необходимую для анализа неисправностей следующую контрольную информацию: адрес сбойной строки теста, фрагмен .ы реакции проверяемого узла 11 на входное воздействие, истсчники сбоев.

Вывод адреса сбойной строки теста осу-. ществляется по команде "Чтение регистра адреса", при выполнении которой с (и+2)-го выхода дешифратора 59 через выход 26 блока 1 и вход 47 блока 2 на управляющий вход коммутатора 74 подается сигнал, разрешающий передачу адреса сбойной строки теста с выходов регистра 68 адреса через данный коммутатор и группу 57 входов-выходов блока 2 на шину 22 данных, Вывод информации об источниках всех сбоев (при условии, что и c rn) осуществляется по команде "Чтение сбоев", при выполнении которой с (и+3)-ro выхода дешифратора 59 через выход 27 блока 1 и вход 48 блока 2 на управляющий вход коммутатора 75 подается сигнал, разрешающий передачу информации с прямых выходов 0триггеров 13>-13> сбоев через данный коммутатор и группу 57 входов-выходов блока 2 на шину 22 данных устройства.

На основе анализа информации о сбоях (наличие "1" в 1-м разряде означает, что информация о сбоях находится в i-м регистре

9 результата), пользователь может вывести фрагменты реакции проверяемого узла 11 на входное воздействие иэ тех регистров 9 результата, в которых обнаружен сбой. Вывод информации из i-го регистра 9 результата осуществляется по команде "Чтение 1-го регистра результата", при выполнении которой с 1-го выхода дешифратора 59 через 1-й выход группы 30 выходов выдачи результата блока 1 на управляющий вход коммутатора

12 подается сигнал, разрешаюший передачу информации с выходов регистра 9i результата через данный коммутатор на шину 22 данных.

Пользователь диагностирует неисправности, устраняет ошибки и производит повторный прогон теста. Подобный итерационный процесс повторяется до устранения всех ошибок.

Формула изобретения

1. Устройство тестового контроля, содержащее блок сопряжения, блок управления, и входных регистров, и регистров маски. входов-выходов, п регистров маски входов, и блоков памяти, первую группу и коммутаторов с тремя состояниями на выходер блоков сравнения, и регистров результата, вторую группу и коммутаторов, и выходных коммутаторов, и триггеров сбоя, элемент

ИЛИ, причем группа информационных выходов 1-ro (где i = 1, .... n) блока памяти соединена с первой группой информационных входов i-го блока сравнения и rpynnoA информационных входов 1-го коммутатора первой группы, группа выходов которого соединена c li-й группой выходов устройства . для подключения к проверяемому узлу и группой информационных входов 1-го коммутатора второй группы, группа выходов которого соединена с второй. группой информационных входов I-ro блока сравнения и группой информационных входов 1-ro регистра результата, группа адресных вхоl69iR42 — с входом пуска блока управления, выход 50 блокировки адреса блока управления соединен с входом блокировки адреса блока сопряжения, первый управляющий вход блока сопряжения — с входом записи устройства, второй управляющий вход — с входом чтения устройства, группа входов адреса блока сопряжения — с входной шиной адреса устройства, входы установки в

:"0" 1-го регистра маски входов, i-го регистра маски входов-выходов, 1-го регистра резульдов 1-ro блока памяти соединена с группой адресных выходов с тремя состояниями блока сопряжения и группой адресных выходов с тремя состояниями блока управления, выход записи строки теста блока сопряжения соединен с входом записи 1-го блока памяти, группа информационных выходов 1-ro входного регистра соединена с группой информационных. входов 1-ro блока памяти, 1-го регистра маски входов и I-го регистра маски входов-выходов,.группа выходов которого соединена с группой управляющих входов i-го коммутатора второй группы, группа выходов i-ro регистра результата соединена с группой информационных входов i-ro выходного коммутатора, управляющий вход которого соединен с 1-м выходом группы выходов выдачи результата блока сопряжения, вход записи 1-rî регистра маски входов соединен с выходом записи маски входов блока сопряжения, вход записи I-ro регистра маски входов-выходов соединен с выходом записи маски входов-выходов блока сопряжения, вход i-го ,входного регистра соединен с i-м выходом группы стробирующих выходов блока сопряжения, вход установки нуля 1-го входного регистра соединен с выходом установки в "0" блока сопряжения, .инверсный выход

I-го блока сравнения соединен с информационным входом 1-ro триггера сбоя, прямой выход которого соединен с i-м входом группы входов. обнаружения сбоев блока управления, вход установки нуля 1-ro триггера сбоя соединен с выходом элемента ИЛИ, тактирующий вход i-ro триггера.сбоя и вход записи 1-го регистра результата соединены с выходом стробирования блока управления, выход установки начального адреса блока сопряжения — с входом записи адреса блока управления, выход чтения состояния блока сопряжения — с входом чтения состояния блока управления, выход чтения адреса блока сопряжения — с входом чтения адреса блока управления, выход чтения сбоев блока сопряжения — с входом чтения сбоев блока управления, выход сброса триггера сбоя блока сопряжения — с первым входом элемента ИЛИ, выход пуска блока сопряжения

35 тата, вход сброса блока управления, второй вход элемента ИЛИ соединены с входом сброса устройства, группа информационных входов i-ro входного регистра, группа информационных входов-выходов блока управления, группа информационных входов блока сопряжения, группа информационных выходов 1-го выходного коммутатора соединены с входной двунаправленной шиной данных устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет оперативного циклического переключения выходов устройства с передачи тестовой информации на прием реакций, в него введены и управляющих регистров, и групп элементов ИЛИ, и групп элементов И, причем группа информационных выходов 1-го входного регистра соединена с группой информационных входов i-го управляющего регистра, j-й инверсный выходкоторого(где(=1, ..., m, m — разрядность шины данных) соединен с первым входом

)-ro элемента ИЛИ 1-й группы элементов

ИЛИ, выход которого соединен с первым входом)-го элемента И 1-й группы элементов

И, группа выходов которой соединена с группой входов i-ro коммутатора первой группы)-й выход 1-го регистра маски входов соединен с вторым входом j-го элемента И

i-й группы элементов И, второй вход j-го элемента ИЛИ i-й группы элементов ИЛИ соединен. с выходом управления направле- . нием передачи информаций блока управления, вход записи 1-ro управляющего регистра соединен с выходом записи маски двунаправленных выводов блока сопряжения, первый выход управления записью блока сопряжения соединен с входом записи первого интервала блока управления, второй выход управления записью блока сопряжения — с входом записи второго интервала блока управления, вход установки s "0" 1-го управляющего регистра — c входом сброса устройства.

2, Устройство по и. 1, отл и ч а ю щеес я тем, что блок управления содержит генератор тактовых импульсов, элемент И, элемент НЕ, триггер пуска, четыре коммутатора, элемент задержки, регистр адреса, счетчик адреса, элемент ИЛИ-НЕ, три элемента ИЛИ, два управляющих регис ра, счетчик импульсов, схему сравнения, два триггера, причем выход генератора тактовых импульсов соединен с первым входом элемента И, прямой выход триггера пуска— с первым информационным входом первого коммутатора, с управляющим входом второго коммутатора и вторым входом элемента

И, выход которого соединен с входом элемента задержки, входом параллельной за15

1691842 писи регистра адреса, тактирующим входом первого триггера и входом элемента НЕ, выход которого соединен с суммирующим входом счетчика импульсов и вычитающим входом счетчика адреса„группа выходов ко- 5 торого соединена с группой входов регистра адреса и элемента ИЛИ-НЕ, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента ИЛИ, 10 выход которого соединен с первым входом первого коммутатора, выход первого элемента ИЛИ соединен с входом установки нуля триггера пуска, группа выходов регистра адреса соединена с группами информа- 15 ционных входов второго и третьего коммутаторов, группа выходов счетчика импульсов — с первой группой информационных входов схемы сравнения, вторая группа информационных входов которой соедине- 20 на с группами выходов с тремя состояниями первого и второго управляющих регистров, выход схемы сравнения соединен с инфор:мационным входом первого триггера, прямой выход которого соединен со счетным 25 входом второго триггера и первым входом третьего элемента ИЛИ, выход которого соединен с входом установки нуля счетчика импульсов, инверсный выход второго Tpgl гера соединен с входом управления третьим 30 состоянием второго управляющего регистра, прямой выход второго триггера — с выходом управления направлением передачи информации блока управления и с входом управления третьим состоянием первого уп- 35 равляющего регистра, группа выходов стремя состояниями второго коммутатора соединена с группой выходов с тремя состояниями адреса блока управления, вход параллельной записи счетчика адреса — с входом записи адреса блока управления, вход установки в единичное состояние триггера пуска — с входом пуска блока управления, вход сброса блока управления — с третьим входом первого элемента ИЛИ, вторым входом третьего элемента ИЛИ, входом сброса первого триггера и входом установки

sединичное состояние второго триггера,,управляющий вход первого коммутатора соединен с входом чтения состояния блока управления, группа входов обнаружения сбоев- с группами входов второго элемента

ИЛИ и четвертого коммутатора, управляющий вход которого соединен с входом чтения сбоев блока управления, управляющий вход третьего коммутатора — с входом чтения адреса блока управления, инверсный выходтриггера пуска — с выходом блокировки адреса блока управления, выход элемента задержки — с выходом стробирования блока управления, вход параллельной записи первого управляющего регистра — с входом записи первого интервала блока управления, вход параллельной записи второго управляющего регистра — с входом записи второго интервала блока управления, группы выходов с тремя состояниями первого, третьего и четвертого коммутаторов — с группами информационных входов счетчика адреса, первого и второго управляющих регистров, а также с группой информационных входов-выходов блока управления.

1691842

1691842

1691842

Составитель В.Шиянов

Редактор Л.Пчолинская Техред N1.Ìîðãåíòàë Корректор 3.Лончакова

Заказ 3929 Тираж Подписное .

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская маб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101