Устройство для контроля цифровых блоков

 

Изобретение относится к контрольноизмерительной технике и может быть использовано для автоматизированного контроля цифровых блоков, включающих в себя большие интегральные схемы. Целью изобретения является повышение быстродействия устройства и достоверности контроля . Устройство содержит дешифратор 1, входной регистр 2, шину 3 адреса, шину 4 данных, ,шину 5 управления, клеммы для. подключения объекта 6 контроля, управляющие входы 7 объекта контроля, входы 8 данных объекта контроля, блок 9 памяти тестовых воздействий, блок 10 формирования задержек сигналов тестовых воздействий, блок 11 формирования длительностей сигналов тестовых воздействий, многоконтактный зонд 12 типа клипса, выходной регистр 13, цепь 14 задержки с-соответствующими связями. Введение входного регистра 2, блока 9 памяти тестовых воздействий, блока 10 формирования задержек сигналов тестовых воздействий, блока 11 формирования длительностей сигналов тестовых воздействий , многоконтактного зонда 12, выходного регистра 13 и цепи задержки 14с соответствующими связями обеспечивает достижение поставленной цели за счет возможности одновременной подачи входных.воздействий на объект контроля при помощи двух видов контактирующих приспособлений в различных точках объекта контроля и однозначного определения номера отказавшей микросхемы объекта контроля. 3 з.п. ф-лы, 5 ил. (Л С

СОЮЗ СОВГТСКИХ

СОЦИАЛИСТИЧЕСКИХ.

РЕСПУБЛИК (я)5 G 01 R 31/318 ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

<. Яф,.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4643125/21 (22) 25,01.89 (46) 15,11.91. Бюл. ¹ 42 (71) Хмельницкий технологический институт бытового обслуживания (72) B.Н. Локазюк (53) 621,317.799 (088.8) (56) Авторское свидетельство СССР № 1260884, кл. G 01 R 31/318, 1985.

Авторское свидетельство СССР № 1318945, кл. G 01 R 31/318, 1984, (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФ

РОВЫХ БЛОКОВ (57) Изобретение относится к контрольноизмерительной технике и может быть использовано для автоматизированного контроля цифровых блоков, включающих в себя большие интегральные схемы, Целью изобретения является повышение быстродействия устройства и достоверности контроля. Устройство содержит дешифратор 1, входной регистр 2, шину 3 адреса, шину 4 данных,,шину 5 управления, клеммы для подключения рбъекта 6 контроля, управляю„, SU „„1691793 А1 щие входы 7 объекта контроля, входы 8 данных объекта контроля, блок 9 памяти тестовых воздействий, блок 10 формирования задержек сигналов тестовых воздействий, блок 11 формирования длительностей сигналов тестовых воздействий, многоконтактный зонд 12 типа клипса, выходной регистр

13, цепь 14 задержки с соответствующими связями. Введение входного регистра 2, блока 9 памяти тестовых воздействий, блока

10 формирования задержек сигналов тестовых воздействий, блока 11 формирования длительностей сигналов тестовых воздействий, многоконтактного зонда 12, выходного регистра 13 и цепи задержки 14 с соответствующими связями обеспечивает достижение поставленной цели за счет возможности одновременной подачи входных.воздействий на объект контроля при помощи двух видов контактирующих приспособлений в различных точках объекта контроля и однозначного определения номера отказавшей микросхемы объекта контроля. 3 з.п, ф-лы, 5 ил.

1691793

Изобретение относится к контрольноизмерительной технике и может быть использовано для автоматизированного контроля цифровых блоков, включающих в себя большие интегральные схемы.

Цель изобретения — повышение быстродействия устройства за счет воэможности одновременной подачи входных воздействий на объект контроля и ри помощи двух видов контактирующих приспособлений в различных точках объекта контроля и достоверности контроля за счет возможности однозначного определения номера отказавшей микросхемы объекта контроля, На фиг. 1 приведена блок-схема предложенного устройства; на фиг, 2 — то же, блока памяти тестовых воздействий; на фиг. 3— то же, блока формирования задержек сигналов тестовых воздействий; на фиг, 4 — то же, блока формирования длительностей сигналов тестовых воздействий; на фиг. 5 — фрагмент объекта контроля.

Устройство (фиг, 1) содержит дешифратор 1, входной регистр 2, шину 3 адреса, шину 4 данных, шину 5 управления,.клеммы для подключения объекта 6 контроля, управляющие входы 7 данных объекта контроля,, входы 8 данных объекта контроля, блок 9 памяти тестовых воздействий, блок 10 формирования задержек сигналов тестовых воздействий, блок. 11 формирования дли, тельностей сигналов тестовых воздействий, ! многоконтактный зонд 12 типа "клипса", вы ходной регистр 13, цепь 14 задержки с соответствующими связями.

Блок памяти тестовых воздействий (фиг. 2) содержит блок 15 согласования, реги"тр

16, дешифратор 17, накопители 18,1-18.п, первые шинные формирователи 19.1- 19.п, вторые шинные формирователи 20.1-20.п, элементы 2И-НЕ 21,1-21,п, элементы 2И

22.1-22.п с соответствующими связями,.

Блок формирования задержек сигналов тестовых воздействий (фиг. 3) содержит входной регистр 23, дешифратор 24, регистры 2$.1-25,п, дешифраторы 26.1-26.п, программируемые цепи 27.1-27,п задержек сигналов, состоящие из резисторов 28.128.п и конденсаторов 29,1-29 и, входы 30.130,п с соответствующими связями.

Блок формирования длительностей сигHBfloB тестовых воздействий (фиг. 4) содержит одновибраторы 31.1-31.п, входы

32.1-32,п запуска одновибраторов, входы

33.1-33,п сброса одновибраторов, программируемые цепи 34.1-34.п задержек, состоящие из резисторов 35.1-35, п и конденсаторов 36,1-36.п, дешифраторы

37.1-37.п, входной регистр 38, дешифратор

39, регистры 40.1-40.п с соответствующими связями.

Объект контроля (фиг, 5) содержит большую интегральную схему (БИС) 41, цифро5 вые интегральные схемы (ИС) 42.1-42,п малой и средней степени интеграции с соответствующими связями.

Устройство контроля цифровых микропроцессорных блоков (фиг. 1) работает сле10 дующим образом.

ЭВМ выставляет адрес входного регистра 2 на шине 3 адреса и сигнал с дешифратора 1 разрешает запись тестовой информации, выставленной на шине 4 дан15 ных, по сигналу записи, выставленному на шине 5 управления, во входной регистр 2.

Тестовые воздействия по управляющим входам 7 и входам 8 данных с выходов входного регистра 2 подаются на объект 6 диаг20 ностирования. Ответные реакции по сигналу записи, задержайному цепью 14 задержки, записываются в выходной регистр

13. Выходы выходного регистра 13 в это время отключены в высокоимпедансное со25 стояние, По следующей команде из ЭВМ выставляется адрес выходного. регистра 13. и дешифратор 1 разрешает считывание информации из него, Считанная информация сравнивается в ЭВМ с эталонной и по ре30 зультату сравнения судят об исправности объекта 6 контроля. В случае неисправности последнего уточняют место неисправности. контролируя отдельные компоненты объекта 6 контроля,.в первую очередь БИС, 35 Далее устройство работает следующим образом, Во входной регистр 2 описанным способом записывают тестовые воздействия для отключения БИС 41 и ИС 42.1-42.п (фиг. 5), 40 непосредственно связанных своими выходами с входами БИС 41 в высокоимпедансное состояние или установки на входах БИС

41 уровней "1", Затем ЭВМ выставляет адрес блока 9 по шине 3 адреса, который де45 шифруется дешифратором 1, а адрес ячейки памяти в блоке 9 по шине 3 адреса. Записываются через шину 4 данных тестовые воздействия для дальнейшей их подачи на БИС

41 объекта 6 контроля, которые далее посту50 пают иэ блока 9 в блок 10 формирования задержек сигналов тестовых воздействий. а из блока 10 — в блок 11 формирования длительностей сигналов тестовых воздействий и далее через многоконтактный зонд 12 — на

55 входы БИС 41 объекта 6 контроля. Данные о величинах длительностей и задержек сигналов тестовых воздействий записываются в блоки 10 и 11 из ЭВМ по шине 4 данных сигналом записи, подаваемого по шине. 5 управления.

1691793

25

35

45

Далее ответные реакции с БИС 41 объекта 6 контроля поступают через многоконтактный зонд 12 сначала в блок 9 памяти, а. затем ЭВМ считывает их из блока 9 памяти.

По результату сравнения в ЭВМ ответных реакций, снятых с выходов БИС 41 объекта

6 контроля, с эталонными реакциями судят об исправности БИС 41 объекта 6 контроля.

Описанной методикой определяется исправность и других ИС объекта 6 контроля.

Блок 9 памяти (фиг, 2) работает следующим образом.

Из ЭВМ выставляется адрес блока 9 и по сигналу из дешифратора 1 адреса разрешается выбор кристалла блока 15 согласования, Подачей информации из ЭВМ по шине 3 адреса, шине 4 данных и шине 5 управления блок 15 согласования программируется в режим для записи информации в каналы А, В, С, Сигналом с канала С блока

15 согласования регистр 16 настраивается на запись. Сигналы с выходов этого регистра устанавливают режим работы (запись или чтение) накопителей 18,1-18.п блока 9 памяти.

Запись информации из ЭВМ посредством блока 15 согласования производится следующим образом, В канале B блока 15 устанавливается адрес ячейки памяти, в которую необходимо записывать информацию, и сигналы с выходов канала В блока 15 устанавливают на адресных входах накопителей 18,1-18.п адрес. С помощью логических уровней, установленных на выходах регистра 16, задается режим записи для накопителей

18.1-18.п. Информация, поданная на входы дешифратора 17, настраивает его на подачу активного сигнала с его выхода на вход выбора кристилла того из накопителей 18,118.п, в который необходимо записать информацию. Данные, которые необходимо записать в адресованную ячейку памяти избранного накопителя, записываются в канал А блока 15 согласования и поступают из .него на входы В избранного идентично накопителю 18л сигналам из дешифратора 17, который проходит через элемент 2И 22Л, элемент 2И-НЕ 21.i первого шинного формирователя 19.i Сигналом из регистра 16, который настраивает накопитель 18Л на запись, первый шинный формирователь 19.1 настраивается на передачу информации из канала В в канал С и информация, таким образом, из канала А блока 15 поступает на входы данных накопителя 18.i.è записывается в адресуемую ячейку, Чтение информации из накопителей 18.1-18.п в ЭВМ проиэвЬдится идентичным образом, с тем отличием, что на входе записи/чтения i-го накопителя устанавливается сигнал чтения и соответственно i-й первый шинный фор-. мирователь настраивается на передачу информации с канала А в канал В.

Чтение тестовых воздействий для подачи на БИС 41 объекта 6 контроля через блоки 10, 11 и многоконтактный зонд 12 происходит следующим образом.

Описанным способом через блок 15 устанавливается адрес ячеек накопителей

18.1-18.п, с которых необходимо считать информацию. Сигналами с регистра 16 накопители из накопителей-18.1-18.п, с которых необходимо считать информацию, настраиваются на чтение, Сигнал из канала

С блока 15 разрешает выбор кристаллов всех накопителей 18.1-18.п и вторых шинных формирователей 20.1-20.и. Этим же сигналом запрещается выбор кристаллов первых шинных формирователей 19.1-19.п.

Информация с выходов данных, настроенных на чтение накопителей 18,1-18.п, поступает на входы каналов С вторых шинных формирователей и далее.на выходы B. Запись ответных реакций .с выходов БИС 41 происходит синхронно чтению тестовых воздействий в те накопители, которые с помощью регистра 16 были настроены на запись. Идентично им настраиваются и соответствующие им вторые шинные формирователи из шинных формирователей

20.1-20.п. Информация в таком случае поступает на входы каналЬв В вторых шинных формирователей и затем с выходов каналов

С далее поступает на входы данных накопителей, которые настроены на запись из накопителей 18.1-18.п.

Блок 10 формирования задержек сигналов тестовых воздействий (фиг. 3) работает следующим образом.

ЭВМ по шине 3 адреса выставляет адрес блока 10. Дешифратор 1 сигналом с выхода выбирает кристалл входного регистра

23, По управляющему сигналу шины 5 уп. равления с шины 4 данных в него записывается информация, которая переписывается в регистры 25.1-25.п сигналами с дешифратора 24, настраиваемого сигналами с регистра 23. Сигналы с выходов регистров

25.1-25.п настраивают дешифраторы 26.126.п на подключение необходимых конденсаторов (согласно программируемым задержкам) из блоков конденсаторов 29.129.п в программируемых цепях 27.1-27.п, состоящих из конденсаторов 29,1-29.п и резисторов 28.1-28.п. Сигналы из блока 9 буферной памяти поступают на входы

30.1-30.п, задерживаются на запрограмми1691793 рованные длительности и проходят на выхо- ствий, блока формирования задержек сигналов тестовых воздействий, блока формиБлок 11 формирования длительностей рования длительностей сигналов тестовых сигналов тестовых воздействий (фиг, 4) ра- воздействий, входного и выходного регистботает следующим образом. 5 ров соответственно, шина управления соеЭВМ на шине адреса выставляет адрес динена с входом записи-чтения блока блока 11. Дешифратор 1 сигналом с выхода. памяти тестовых воздействий, входом запивыбирает кристалл входного регистра 38. По си блока формирования задержек сигналов, управляющему сигналу шины 5 управления тестовых воздействий, входом записи блока с шины 4 данных в него записывается ин- 10 формирования длительностей сигналов тесформация, которая переписывается в 40.1- товыхвоздействий,входомзаписи входного

40.и сигналами с дешифратора 39, регистра, входомзаписи выходногорегистнастраиваемого сигналами. с регистра 38.. ра через цепь задержки, выходы блока паСигналы с выходов регистров 40.1-40.п на- мяти тестовых воздействий соединены с страиваютдешифраторы 37.1-37,п на под- 15 вторыми входами блока формирования закл юченйе необходимых конденсаторов держек сигналов тестовых воздействий, вы, (согласно программируемой длительности ходы блока формирования задержек, сигналов тестовых воздействий) из конден- сигналов тестовых воздействий соединены

, саторов 36 1-38.п в программируемых цепях с вторыми входами блока формирования, 34.1-34,пзадержек,,состоящих из блоков 20 длительностей сигналов тестовых воздей., конденсаторов 36.1-36.п и резисторов 35.1- ствий, выходы блока формирования дли35.п. Сигналы из блока 10 формирования тельностей сигналов тестовых воздействий задержек поступаютнавходы32.1-32п, за- соединены с входами многоконтактного пускают одновибраторы 31.,1-31.п и эти же зонда, входы-выходы многоканального зонсигмалы, пройдя через программируемые 25 да соадинены с первыми клеммами для подепи 34.1-34.п задержек, поступают на вхо- ключения объекта контроля, выходы цепи

ы сбросе одновибраторов 31.1-31.п и сбра- многокомтактного зонда соединены с трет— ьдыс ро йсывают их через запрограммированмое ими входами блока памяти тестовых воздецепями34.1-34.пзвдержеквремя.вреэуль- ствий, выходы входного регистра — с тате йа выходах адновибраторов 31.1-31.п 30 вторыми клеммами для подключения объекполучаем сигналы тестовых воздействий за- та контроля, а третьи клеммы для подключепрограммированной длительности. мия обьекта контроля. — с входами

Ф о р и у л а и э о б р е т е н и я выходного регистра, управляющий выход

1. Устройство для контроля цифровых входного регистра соединен с четвертой блоков„содержащее шину адреса, шину 35 клеммой для подключения объекта контроданных, шину управления, соединенные с ля.

3ВМ. дешифратор адреса, клеммы для под- 2. Устройство по и. 1, о т л и ч а ю щ е еключения объекта контроля, причем шзна с я тем, что блок памяти. тестовых воздейстадреса соединена с входом дешифратора вий содержит блок согласования, регистр, адреса, отл и ч ре о т л и ч а ю щ е е с я .тем, что, с 40 дешифратор, и накопителей, первый узел п "о ышемия"быстродействия устрой- шинных формирователей, второй узел и

2И.ства и повышения достоверности комтроля. шинных формирователей, и элементов в него введены входной регистр, блок памяти, НЕ, иэлементов 2И,,входы А блока согласотестовых воздействий, блок формирования вания соединены с выходами В шинных задержек сигналов тестовых воздействий, 45 формирователей, выходы В.блока соглаблокформированиядлительностейоигналов сования соединены с адресными входатестовых воздействий, многоконтактный ми накопителей, первые выходы С блока .зонд, .выходной регистр, цепь задержки,, согласования соединены с входами регистпри этом шина данных соединена с первы- ра, вторые выходы С блока согласования ми входами блока памяти тестовых воздей- 50 соединены с входами дешифратора, третий ствий, блока формирования задержек . выход С блока согласования соединен с персигналов тестовых воздействий, блока фор- выми входами п элементов 2И, первыми вхомирования длительностей сигналов тесто- дами и элементов 2И-НЕ, входами выбора вых воздействий, с информационными кристалла второго узла шинных формировходами входного регистр, ра, с выходами вы- 55 вателей, выходы регистра соединены с ходного регистра, шина адр реса соединена с входами записи-чтения каждого из и наковторыми входами лака памят б амяти тестовых пителей, входами выбора направления певоздействий, первыи — пятыи в выходы де- редачи информации первого и второгоузлов шифратора соедин ф соединены с разрешающими п шинных формирователей, выходы дешифии элевходами блока памяти тест стовых воздей- ратора соединены с вторыми входам

1691793

10 ментов 2И, выходы которых соединены с соответствующими входами выбора кристалла и накопителей и вторыми входами и элементов 2И-НЕ, выходы которых соединены с входами выбора кристалла второго узла и шинных формирователей, входы-выходы и накопителей соединены с каналами

А и С соответствующих и шинных формирователей первого и второго узлов и шинных формирователей, каналы В шинных формирователей второго узла и шинных формирователей являются входами-выходами блока буферной памяти тестовых воздействий., 3. Устройство по и. 1, о т л и ч а ю щ е ес я тем, что блок формирования задержек сигналов тестовых воздействий содержит входной регистр, дешифратор, и регистров, и дешифраторов, и программируемых цепей задержек, состоящих из и резисторов и и конденсаторов, первый, второй и третий входы входного регистра являются входами блока, первые выходы входного регистра соединены с входами дешифратора, выжоды которого соединены со стробирующими входами каждого из прегистров,,выходы каждого из и регистров соединены с входами и дешифраторов, выходы каждого из и дешифраторов соединены с первыми выводами конденсаторов соответствующих программируемых цепей задержек, вторые выводы конденсаторов соединены между собой и их общий вывод соединен с первыми выводами каждого из и резисторов, вторые выводы которых являются входами блока, вторые выходы входного регистра соеди-. нены с входами каждого иэ и регистров.

4. Устройство поп.1, отл ича ю щее5 с я тем, что блок формирования длительностей сигналов тестовых воздействий содержит и одновибраторов, и программируемых цепей задержек, состоящих из и резисторов и и конденсаторов, и дешифраторов, вход10 ной регистр, (и+1)-й,дешифратор, и регистров, первые выходы входного регистра соединены с входами данных каждого иэ и регистров. вторь|е выходы входного регистра соединены с входами каждого из и де15 шифраторов, а входы являются входами блока, выходы дешифратора соединены со стробирующими входами регистров каждого иэ и регистров, выходы которых соединены с входами дешифратора, выходы

20 которых соединены с первыми выводами. каждого из и конденсаторов программируемых цепей задержек, вторые выводы которых соединены между собой и их общий вывод соединен с первым выводом каждого

25 из и резисторов и входом сброса каждого из одновибраторов, входы блока формирования длительностей соединены с вторыми выводами каждого из и резисторов программируемых цепей задержек и входами

30 каждого иэ и одновибраторов, выходы которых являются выходами блока формирования длительностЕй сигналов тестовых воздействий.

1691793

1691793

Составитель E.Ñòðîêàíü

Техред М.Моргентал Корректор 3.Лончакова

Редактор M.Êåëåìåø

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 3926 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5