Устройство для сопряжения источника информации с процессором

 

Изобретение относится к вычислительной технике, может быть использовано для ввода в процессор цифровой информации в реальном масштабе времени или информации , предварительно записанной на магнитный носитель, и являв ся усовершенствованием а. с. № 1571601. Изобретение повышает достоверность работы устройства путем исключения возможности преждевременного считывания информации из блока памяти при одновременном поступлении запросов на запись и чтение из устройства . Достижение цели обеспечивается введением eycTpoflcfeo, содержащее блок памяти, мультиплексор, счетчики и триггеры записи и чтения, схему сравнения, сумматор , буферный регистр, регистр уставки, два элемента задержки, элемент И и элемент НЕ, третьего элемента задержки. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si>s G 06 F 13/00

ГОСУДАРСТВЕННЫИ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) 1571601 (21) 4702938/24 (22) 09.06.89 (46) 07.11.91. Бюл. hL 41 (71) Научно-исследовательский институт химического машиностроения (72) Е.П.Сурин, (53) 681.325 (088.8) (56) Авторское свидетельство СССР

N. 1571601, кл. G 06 F 13/00, 1988. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ИСТОЧНИКА ИНФОРМАЦИИ С ПРОЦЕССОРОМ (57) Изобретение относится к вычислительной технике, может быть использовано для ввода в процессор цифровой информации в

Изобретение относится к вычислительной технике, предназначено для ввода цифровой информации.в ЭВМ информационных систем реального времени и является усовершенствованием устройства по авт. св. hL

1571601.

Цель изобретения — повышение достоверности работы устройства путем исключения возможности преждевременного считывания информации из блока памяти при одновременном поступлении запросов на запись и считывание.

На чертеже представлена блок-схема устройства.

Устройство для сопряжения источника информации с процессором содержит входную информационную шину 1 устройства, блок 2 памяти, буферный регистр 3, выходную информационную шину 4, мультиплексор 5, счетчики 6 и 7 чтения и записи, Ы„„1689960 А2 реальном масштабе времени или информации, предварительно записанной на магнитный носитель, и являе ся усовершенствованием а. с. РВ 1571601. Изобретение повышает достоверность работы устройства путем исключения возможности преждевременногоо считывания информации из блока памяти при одновременном поступлении запросов на запись и чтение из уст-, ройства. Достижение цели обеспечивается введением в устройство, содержащее блок памяти, мультиплексор, сЧетчики и триггеры записи и чтения, схему сравнения, сумматор, буферный регистр, регистр уставки, два элемента задержки, элемент И и элемент

НЕ, третьего элемента задержки. 1 ил. сумматор 8, схему 9 сравнения, регистр 10 уставки, триггеры 11 и 12 записи и чтения, элемент И 13, элементы (линии) 14 и.15 задержки, элемент НЕ 16, входную шину 17 уставки, выходные шины 18 и 19 готовности, входные шины 20 и 21 записи и чтения, третий элемент (линия) 22 задержки.

Устройство работает следующим образом.

В исходном состоянии счетчики 6 и 7 и триггер 11 находятся в состоянии "0", триггер 12 — в состоянии "1". Элемент И 13 заперт логическим "0" с выхода элемент НЕ

16. Мультиплексор 5 подключен на направление счетчика 6 чтения, В регистр 10уставки занесен из процессора дополнительный код глубины заполнения блока 2 памяти. На шинах 18 и 19 готовности — логический "0".

При поступлении на шину 1 первого информационного слова синхроимпульс его

1689960

50 сопровождения поступает на шину 20 записи и устанавливает триггер 11 записи в состояние "1". Последний переключает мультиплексор 5 на направление счетчика 7 записи и через вторую линию 15 задержки подает команду записи на управляющий вход блока 2 памяти, а затем устанавливает себя в состояние "0".

Элемент И 13 на время операции записи блокируется сигналом с инверсного выхода триггера 11 записи, Задний фронт сигнала с прямого выхода триггера 11 записи поступает на счетный вход счетчика 7 записи и наращивает его состояние на единицу, подготавливая следующий адрес записи для блока 2 памяти. Вследствие наличия разных кодов на входах схемы сравнения на ее выходе появится логический "0", который поступит на вход элемента НЕ 16, и последний откроетэлемент И 13.

Сигнал с выхода третьей линии 22 задержки откроет элемент И 13, логическая

"1" с его выхода установит триггер 12 чтения в состояние "О". Передний фронт с инверсного выхода триггера 12 поступит на вход занесения буферного регистра 3, и информация с выходов блока 2 памяти перепишется в буферный регистр, при этом на первой шине 18 готовности появится логическая

"1", сообщая процессору о наличии информации в устройстве, Второе и последующие информационные слова, поступающие на вход устройства числом не более, чем задано в регистре 10 уставки, записываются в блок 2 памяти аналогичным образом.

Так как триггер 12 чтения находится в состоянии "0", дальнейшего вывода информации из блока 2 памяти не произойдет. В этот период процессор, если он свободен от решения других задач, анализирует состояние первой шины 18 готовности и в случае наличия логической "1" на последней снимает информацию с выходных шин 4 буферного регистра 3.

Строб приема информации поступает по шине 21 чтения на вход триггера 12 и устанавливает последний в состояние "1", при этом спад сигнала с инверсного выхода триггера поступает на счетный вход счетчика 6 чтения и наращивает его состояние на единицу.

Если в блоке 2 памяти есть хоть одно слово и в этот момент не идет операция записи, т.е. триггер 11 находится в состоянии "0", то сигнал с выхода элемента И 13 сбрасывает в ноль триггер 12 чтения, который тем самым заносит очередное слово с выходов блока 2 памяти в буферный регистр

3. Начав прием по сигналу с первой шины 18 готовности, процессор может считать всю информацию из устройства или только ее часть.

В последнем случае при заполнении блока 2 памяти до уровня, заданного в регистре 10 уставки, на выходе переноса сумматора 8, который вычитает из кода счетчика 7 записи код регистра 10„возникает логическая "1", которая по второй шине 19 готовности поступает в систему прерывания процессора и вызывает на выполнение программу приема. Последняя счигывает всю информацию из устройства до конца.

При съеме последнего слова с буферного регистра 3 код счетчика 6 чтения совпадает с кодом счетчика 7 записи, и на выходе схемы 9 сравнения появится сигнал равенства, который своим передним фронтом установит в ноль оба счетчика и через элемент

Н Е 16 заблокирует элвмент И 13. Триггер 12 чтения остается в состоянии "1", шины готовности — в состоянии "О", Однополярная линия 22 задержки позволяет заблокировать цепь операции чтения сразу по поступлении синхроимпульса записи и разблокировать позже окончания операции записи, когда на адресных входах блока 2 памяти достаточное время присутствует код счетчика чтения. Тем самым искл ючается возможность преждевременного считывания и искажения информации при любых временных соотношениях запросов на запись и считывание из устройства.

Формула изобретения

Устройство для сопряжения источника информации с процессором по авт. св.

hL 1571601, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности работы устройства, в него введен третий элемент задержки, причем третий вход элемента И соединен через третий элемент задержки с инверсным выходом триггера записи.

Составитель В.Вертлиб

Редактор С.Патрушева Техред М.Моргентал Корректор С.Черни

Заказ 3815 Тираж Подписное

ВНИИПИ Государе венного комитета по изобретениям и открытиям при ГК(1Т СССР

113035, Москва, Ж-35, Раушская наб„4!5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина. 101