Устройство для деления десятичных чисел

 

Изобретение относится к вычислительной технике и может быть использовано для быстрого деления десятичных чисел. Цель изобретения сокращение аппаратурных затрат на реализацию устройства. Устройство содержит регистры 1-3 делимого, делителя и частного, блок k формирования кратных делителя, сумматор 5, пять вычитателей 6-10, первый коммутатор 11, блок 13 формирования цифры частного и нововведенный второй коммутатор 12. 2 ил., 1 табл. 5 (Л

СОЮЗ СОВЕТСКИХ

РЕСПУБЛИН (gg)g G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

2 (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЛЕСЯТИЧНЫХ ЧИСЕЛ (57) Изобретение относится к вычислительной технике и может быть использовано для быстрого деления десятичных чисел. Цель изобретениясокращение аппаратурных затрат на реализацию устройства. Устройство содержит регистры 1-3 делимого, делителя и частного, блок 4 формирования кратных делителя, сумматор 5, пять вычитателей 6-10, первый коммутатор 11, блок 13 формирования . цифры частного и нововведенный второй коммутатор 12. 2 ил., 1 табл, айаг. 1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4775565/24 (22-) 29.12 ° 89 (46) 30.10.91. Бюл. М 40 (71) Научно-исследовательский институт электронных вычислительных машин (72) Ю.А.Баран и А.А.Шостак (53) 681.325(088.8) (56) Ричардс P.Ê. Арифметические операции на цифровых вычислительных машинах. М.: Иностранная литература, 1957, с.292, рис.9-3.

Авторское свидетельство СССР

Н 1241235, кл. G 06 F 7/52, 1984.

„„SU„„1688239 А 1

1688239

Изобретение относится к вычислительной технике и может быть ист ользовано я высокопроизводительных машинах, выполняющих операцию десятичной арифметики.

Цель изобретения - сокращение аппаратурных затрат устройства.

На фиг. 1 приведена структурная схема устройства для деления десятичных чисел, на Фиг, 2 - функциональная схема блока формирования цифры частного.

Устройство для депения десятичных чисел содержит регистры 1, 2 и 3 де- 15 лителя, делимого и частного соответственно, блок 4 Формирования кратных делителя, сумматор 5, вычитатели 6-10 с первого по пятый соответственно, первый коммутатор 11, вто- 20 рой коммутатор 12, блок 13 формирования цифры частного, управляющий вход 14 устройства, выходы 15-17 соответственно двукратного, четырехкратного и восьмикратного делителей 25 блока 4, выходы 18-22 знаковых разрядов вычитателей 6-10 соответственно, выходы 23-25 с первого по третий блока 13 (на выходе 23 формируется десятичная цифра частного, на выхо- 0 дах 24 и 25 формируются сигналы, уг:равляюшие работой коммутаторов 11 и

12) „

Блок 13 формирования цифры частногo содержит элеме l1 bl НЕ 26 h -26$ ) элементы И 2/ -2». и элементы ИЛИ

< 3

2о(-282, Рассмотрим функциональное назначение и реализацию узлов и блоков устройства. Предполагается„ что делимое

X и делитель 7 правильные нормализо. ванные положительные дроби, т,е. что

1/10 Х, У 1.

Регистр 1 делителя предназначен для хранения делителя. Он может быть построен на двухтактных синхронных

DV-триггерах, запись информации, в которые производится пс синхроимпульсу при наличии разрешающего потенциала на их V-входах. Цеги синхронизации всех регис-.ров устройства с целью упрощения на фиг„1 HP показаны. Входы синхронизаций всех элементов памяти регистров об ьединены и соединены с входом синхронизации уст- ройства, Регистр 2 делимо"о предназначен для хранения делимого. В процессе выполнения деления в регистре 2 хра х-4у

Х вЂ” 8Y

К

Х вЂ” 3Y

Х вЂ” 2Y

X — Y

7

9

10 х" -значение результата, получаемого на выходе коммутатора 12.

Сумматор 5 и вычитатели 6-10 могут быть построены любым известным способом.

Второй коммутатор 12 осуществляет выборку или делимого, или одной из разностей, сформированных на выходах вычитателей 6 и 7. Каждый разряд коммутатора 12 может быть реализован на одном логическом элементе

2 И - 3 ИЛИ.

Первый коммутатор 11 передает на свой выход или результат, сформированный на выходе коммутатора 12, или одну из разностей, полученных нится остаток, Он также может быть построен на дв1тхтактных синхронных

DV-триггерах.

Регистр 3 частного предназначен для хранения частного. В процессе выполнения деления в нем осуществляется сдвиг на одну десятичную цифру в сторону старших разрядов, Он может быть построен на двухтактных синxpoHHbIx DV-триггерах.

Блок 4 предназначен.для формирования двукратного (выход 15), четырехкратного (выход 16) и восьмикратного (выход 17) делителей. Эти кратные в двоичной системе счисления могут быть получены простым сдвигом информации соответственно на один, два и три двоичных разряда в сторону старших разрядов, В десятичной системе счисления может быть использована такая же процедура сдвига за исключением того, что если удвоенная цифра равна или больше десяти,то. требуется сформировать десятичный перенос и выполнить коррекциию "+6".

Блок 4 может быть выполнен так же, как и в устройстве прототипа, т.е. на трех последовательно соединенных узлах удяоения .

Сумматор 5 формирует значение

Y+2Y = ЗУ„ а вычитатели 6-10 предназначены для формирования разностей согласно таблице.

Вычитатель Значение на выходе

Устройство для деления десятичных чисел, содержащее регистры делимого,дегитегя и частногс, блок формирования кратныхделителя, гхть вычитателей, сумматор, блок формирования цифры частного и первый коммутатор, причем входы уменьшаемого первого и второго вычитателей соединены с выходом регистра делимого, выходы вычитателей с третьего по пятый соединены с информационными входами первого коммутатора с первого по тре тий соответственно, четвертый информационный вход первого коммутатора соединен с входами уменьшае5 168823 на выходах вычитателей 8-10. Каждый разряд коммутатора 11 может быть реализован на одном логическом элементе 2И - 4ИЛИ, Блок 13 по знакам вычисленных в устройстве разностей формирует на выходе 23 цифру частного, а также управляет работой коммутаторов 11 и

12, С2 10

Пусть УС; - управляющий сигнал, разрешающий второму коммутатору 12 выборку результата, сформированного на выходе узла с порядковым номером и на фиг. 1; УГ„- управляющий сигнал разрешающий первому коммутатору 11 выборку результата, сформированного на выходе узла с порядковым номером i на фиг,1; 2>2 2z2,— двоичные разряды десятичной цифры частного в коде 8421, P> - значение знакового разряда вычитателя с порядковым номером j (предполагается, что значение знакового разряда равно нулю, если разность положительная, в противном случае оно равно единице), Тогда система логических уравнений, описывающая функционирование блока 13 формирования цифры частного, может иметь вид:

4Й н

УС = P6, УС э = PB 28 = Р7 (2

УС6 = Р Р ; УС = Р Рв; 2 - = Рь Р а

P>, YCro РюР ь 2 8 8 9 и — 35

УГ д —— Р о 2, = Рв + Р1о Р9, На фиг, 2 изображена функциональ-: ная схема блока 13 формирования циф- ры частного, реализованная по указанным логическим выражениям.

Блок содержит элементы НЕ 26»- 26, элементы И 27<-27> и элементы ИЛИ

281, 28д.

Устройство для деления десятичных чисел работает следующим образом.

В первом такте работы устройства в регистр 1 делителя заносится mразрядный делйтель и обнуляется регистр 3 частного. Во втором такте происходит формирование дву-, четырех- и восьмикратного делителей в блоке 4 Формирования кратных делите»." ля и трехкратного делителя на сумматоре 5. Одновременно с этим в регистр 2 делимого заносится делимое.

На этом подготовительный этап заканчивается и начинается собственно деление.

В первом такте собственно деления на вычитателях 6 и 7 осуществляется вычитание иэ делимого четырех-и восьмикратного делителей соответственно. Затем на основании знаковых разрядов вычитателей 6 и

7 с помощью второго коммутатора l2 выбирается результат, сформированный на выходе одного из вычитателей 6, 7 или содержимого регистра 2 делимого. После этого из полученного на выходе коммутатора 12 результата на вычитателях 8-10 вычитаются трех-, дву- и однократный делители соответственно. Затем на основании знаковых разрядов вычитателей 8-10 с помощью первого коммутатора 11 выбирается результат, сформированный на выходе одного из вычитателей

8, 9 и 10, или результат, полученный на выходе коммутатора 12.

Одновременно с работой коммутатора 11 осуществляется формирование цифры частного в блоке 13. Первый такт собственно деления заканчивается с приходом управляющих сигналов на вход 14 устройства, по которым в регистр 3 частного записывается со сдвигом на один десятичный разряд цифра результата, а также осуществляется запись результата (он является первым остатком), образованного на выходе первого коммутатора 11, со сдвигом на один десятичный разряд в сторону старших разрядов в регистре 2 делимого.

Во всех остальных тактах собственно деления устройство работает аналогично. При выполнении m тактов в регистре 3 частного формируется

m-разрядный результат. формула изобретения

1688239

Составитель Н. Маркелова

Техред Л,Олийнык

Кооректор И Самборская

Редактор C.Ëèñèíà

Заказ 37О9 Тираж Подписное

ВНИИПИ Государственного комитета ло изобретениям и открытиям:при ГКНТ СССР

11:3035, Москва, )К"35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, r.ужгород, ул. Гагарина, 1

11 г О мого четвертого и пятого вычитэтелей, выходы блока формирования кратных делителя с первого по третий соединены с входами вычитаемого четвертого, первого и второго вычитателей соответственно, вход вычитаемого пятого вычитателя соединен с входом первого слагаемого сумматора, входом блока формирования кратных делителя и выходом регистра делителя, выходы знаковых разрядов

Вычитателей с первогс по пятый соединены с входами с первого по пятый блоков формирования цифры частного соответственно, первый выход которого соединен с информационным входом младшего разряда регистра частного, второй выход блока формирования цифры частного соединен с управляющим входом первого коммутатора, выход которого соединен с информационным входом регистра делимого, входы разрешения записи регистров делимого, делителя и частного соединены с управляющим входом устройства, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат устройства, оно содержит второй коммутатор, причем информационные входы второго коммутатора с первого по третий соединены с выходами первого и второго вычитателей и входом уменьшаемого второго вычи тателя соответственно, вход умень -,,шаемого третьего вычитателя соединен с входом уменьшаемого четвертого вычитателя и выходом второго коммутатора, вход вычитаемого третьего вычитателя соединен с выходом сумматора, вход второго слагаемого которого соединен с входом вычитаемое го четвертого вычитателя, третий выход блока формирования цифры частного соединен с управляющим входом второго коммутатора.