Преобразователь параллельного кода в последовательный

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразователей с заданием определенной циклограммы последовательных кодов с многократным повторением как части, так и целого кода. Цель изобретения - расширение функциональных возможностей преобразователя за счет перепрограммирования режимов работы. Преобразователь содержит генератор 1 импульсов, триггер 2, элемент 2 И - ИЛИ 3, выход 4, установочный вход 5 преобразователя, первый 6 и второй 7 счетчики, блок 8 памяти, коммутатор 9, элемент ИЛИ 10, регистр 11, элемент 12 задержки, информационный вход 13 преобразователя. 2 ил.

СО(ОЗ ГОНЕ ТСКИХ

СО((И АЛИС ТИЧ Е СК ИХ

РЕСПУ6ЛИК (5()5 Н 03 М 9/00

ГОСУДАРГТБЕННЫИ КОМИТЕТ

ПО И306РЕТЕНИЯМ И ОТКРЫТИЯМ (1РИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ъ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4457934/24 (22) 11.07.88 (46) 30.07.91. Бюл. N 28 (72) В.M Ìèõàéëîâ, В.Б.Сурков, Г.В.Зяблов и И.Б.Сурков (53) 681.325 (088.8) (56) Авторское свидетельство СССР

М 898419, кл. Н 03 М 9/00, 1980. (54) ПРЕОБРАЗОВАТЕЛЬ ПАРАЛЛЕЛЬНОГО КОДА В ПОСЛЕДОВАТЕЛЬНЫЙ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразовате„„ Ы„„1667261 А1 лей с заданием определенной циклограммы последовательных кодов с многократным повторением как части, так и целого кода.

Цель изобретения — расширение функциональных воэможностей преобразователя за счет перепрограммирования режимов работы. Преобразователь содержит генератор 1 импульсов, триггер 2, элемент 2И вЂ” ИЛИ 3, выход 4, установочный вход 5 преобразователя, первый 6 и второй 7 счетчики. блок 8 памяти, коммутатор 9, элемент ИЛИ 10, регистр 11, элемент 12 задержки, информационный вход 13 преобразователя.," ил.

1667261

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразователей с заданием определенной циклограммы последовательных кодов с многократным повторением как части. так и целого кода.

Целью изобретения является расширение области применения преобразователя эа счет перепрограммирования режимов работы.

На фиг. 1 приведена схема предлагаемого преобразователя; на фиг. 2 — временные диаграммы, поясняющие его работу.

Преобразователь содержит генератор 1 импульсов, триггер 2, элемент 2-3 И-ИЛИ

3, выход 4, установочный вход 5 преобразователя, первый счетчик 6, второй счетчик 7, блок 8 памяти, коммутатор 9, элемент ИЛИ

10, регистр 11, элемент 12 задержки, информационный вход 13 преобразователя.

Преобразователь работает следующим образом.

При включении преобразователя внешняя схема вырабатывает импульс сброса (фиг. 2в), который поступает на вход 5 и устанавливает преобразователь в исходное состояние. Триггер 2 и первый счетчик начинают считать. При нулевом состоянии счетчиков 6 и 7 с первого выхода блока 8 памяти выдается сигнал (фиг. 2л), по которому осуществляется запись первого слова входа 13 преобразователя в регистр 11. Сигналами, поступающими на адресные входы коммутатора 9 с выходов первого счетчика 6 (фиг, 2е, ж, з), осуществляется последовательный опрос информационных входов коммутатора 9 и передача данных на элемент 3 (фиг. 2м).

Элемент 3 формирует серию синхроимпульсов и данных (фиг. 2н), стробированных импульсами с выхода генератора 1 (фиг. 2б) и сигналами с прямого и инверсного выходов триггера 2 (фиг. 2г, д). Для преобразования части входного слова, например первых четырех разрядов из восьмиразрядного кода, приведенного на фиг. 2а, необходимо после отсчета первых четырех импульсов первым счетчиком 6 сформировать импульс параллельной загрузки с второго выхода блока 8, задержанный на время формирования синхроимпульса (фиг. 2к) элементом 3. Одновременно с третьих выходов блока 8 памяти выдается код разряда, с которого необходимо начать преобразование следующей части слова или всего слова. Например, начать преобразование с второго разряда входного слова, для чего на входы параллельной установки первого счетчика 6 выдается соответствующий код (фиг. 2е, ж, з). Преобразователь осуществляет преобразование следующеи час и входного слова, например с второго по пятый разряды (фиг. 2н). Для дальнейшего преобразования всего входного слова с третьих выходов блока 8 памяти выдается нулевой код, который подается на входы параллельной загрузки первого счетчика 6, Одновременно с второго выхода блока 8 выдается сигнал разрешения параллельной загрузки, который через элемент 12 задержки (фиг. 2к) разрешает установить первый счетчик 6 в состояние, соответствующее поданному коду, а счетчик

7 отсчитывает количество произведенных преобразований по сигналу переполнения с первого счетчика 6, который подается на счетный вход счетчика 7 через элемент ИЛИ

10, или по сигналу с второго выхода блока 8, который подается на второй вход элемента

ИЛИ 10 через элемент 12 задержки. После окончания преобразований первого слова блок 8 выдает сигнал (фиг. 2n) на первый выход, который подается на установочный вход регистра 11 и осуществляет запись нового слова, подлежащего преобразованию.

Формула изобретения

Преобразователь параллельного кода в последовательный, содержащий регистр, входы которого являются информационными входами преобразователя, выходы соединены с информационными входами коммутатора, первый счетчик, выходы которого соединены с адресными входами коммутатора, второй счетчик, генератор импульсов, элемент ИЛИ, элемент задержки, о т л и ч а lo шийся тем, что, с цельк расширения области применения за счет перепрограммирования режимов работы, в него введены блок памяти, триггер и элемент 2-3 И вЂ” ИЛИ, выход которого является выходом преобразователя, выход генератора импульсов соединен с первыми входами первого и второго элементов И элемента

2-3 И-ИЛИ и со счетным входом триггера, прямой выход которого соединен с втооым входом второго элемента И элемента 2-3 И

ИЛИ, йнверсный выход триггера соединен с вторым входом первого элемента VI элемента 2-3 И-ИЛИ и счетным входом первого счетчика, выходы которого соединены с пер выми адресными входами блока памяти, выход переполнения первого счетчика соединен с первым входом элемента ИЛИ, выход которого соединен со счетным вхо дом второ о счетчика, выходы которого соединены с вторыми адресными входами блока памяти, первый выход которого соединен с управляющим входом регистра, второй — с входом злеменга задержки, третьи

1667261

g 0 1 1 О О 1 1 1 б

О 1 0 SOО 01 100 !1

Фиг. 2

Составитель О.Неплохов

Редактор А.Маковская Техред М.Моргентал Корректор 8. Гирняк

Заказ 2534 Тираж 459 Подписное

ВНИИПИ (осударственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 выходы блока памяти соединены с входами параллельной загрузки первого счетчика, выход элемента задержки соединен с вторым входом элемента ИЛИ и с входом разрешения параллельной загрузки первого счетчика, выход коммутатора соединен с третьим входом второго элемента И элемента 2-3 И вЂ” ИЛИ, установочные входы триггера и счетчиков обьединены и являются

5 установочным входом преобразователя.