Устройство для сопряжения источника информации с процессором

 

Изобретение относится к вычислительной технике и предназначено для сопряжения процессора с различными источниками информации, например телеметрическими станциями, цифровыми датчиками и т. п., в основном для работы в реальном режиме времени. Цель изобретения - повышение быстродействия устройства путем параллельного выполнения микроопераций при записи. Цель достигается тем, что в устройство , содержащее блок памяти, мультиплексор , счетчики и триггеры записи и чтения, буферный регистр, сумматор, регистр уставки , схему сравнения, два элемента задержки , элемент И и элемент НЕ, введен регистр адреса. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (sl)5 G 06 F 13/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ЬСЕСОЮЗИАЯ

ilAIÅ×TÍ0- ТЫЖЧЕВНЛЯ сБИБЛИОТЕ 1 4, ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4705474/24 (22) 22.05.89 (46) 23.06.91. Бюл, М 23 (72) Е.П. Сурин (53) 681.325 (088.8) (56) Авторское свидетельство СССР

hk 1383375, кл. G 06 F 13/00, 1986.

Авторское свидетельство СССР

М 1571601, кл. G 06 F 13/00, 1988. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ИСТОЧ НИКА ИНФОРМАЦИИ С П РОЦЕССОРОМ (57) Изобретение относится к вычислительной технике и предназначено для сопряжеИзобретение относится к вычислительной технике и предназначено для ввода цифровой информации в процессоры информационных систем реального времени, Целью изобретения является повышение быстродействия устройства, На чертеже представлена функциональная схема устройства, содержащего информационный вход 1 устройства, блок 2 памяти, буферный регистр 3, информационный выход 4, мультиплексор 5, счетчики чтения 6 и записи 7, сумматор 8, схему 9 сравнения, регистр 10 уставки, триггеры записи 11 и чтения 12, элемент И 13, второй 14 и первый 15 элементы (линии) задержки, элемент НЕ 16, вход 17 задания глубины заполнения памяти, выходы (шины) 18 и 19 готовности, входы (шины) 20 и 21 синхронизации записи и чтения и регистр 22 адреса, Устройство работает следующим образом, . Ж 1658165 А1 ния процессора с различными источниками информации, например телеметрическими станциями, цифровыми датчиками и т. п„в основном для работы в реальном режиме времени. Цель изобретения — повышение быстродействия устройства путем параллельного выполнения микроопераций при записи. Цель достигается тем, что в устройство, содержащее блок памяти, мультиплексор, счетчики и триггеры записи и чтения, буферный регистр, сумматор, регистр уставки, схему сравнения, два элемента задержки, элемент И и элемент НЕ, введен регистр адреса. 1 ил.

В исходном состоянии счетчики 6 и 7, триггер 11 и регистр 22 находятся в состоянии "0", триггер 12 — в состоянии "1". Элемент И 13 заперт логическим нулем с выхода элемента НЕ 16. Мультиплексор 5 подключен на направление счетчика 6 чтения. В регистр 10 уставки занесен иэ процессора дополнительный код глубины заполнения блока 2 памяти, На шинах 18 и 19 готовности присутствует логический "0".

Шина 19 готовности включена в систему прерываний процессора. При поступлении на вход 1 устройства первого информационного слова синхроимпульс его сопровождения поступает на шину 20 и устанавливает триггер 11 записи в состояние "1". Последний переключает мультиплексор 5 на направление счетчика 7 записи и через линию

15 задержки подает команду записи на управляющий вход блока 2 памяти, а затем сбрасывается в исходное состояние "0". Одновременно передний фронт сигнала с пря1658165 мого выхода триггера 11 поступает на счетный вход счетчика 7 записи и наращивает

его состояние на "1", Задний фронт того же сигнала заносит новое состояние счетчика 7 записи в регистр 22. К моменту занесения нового состояния счетчика 7 записи в регистр 22 адреса заканчивается и переходный процесс в сумматоре 8. Таким образом, время операции записи состоит из времени установки триггера 11 в состояние "1", времени переключения мл типлексора 5, времени записи ь брак 2 памяти. куда входи1 и время установки триггера 11 записи в сас-.ояние "0". Одновременно с переходнь м процессом в сумматоре 8 заканчивается и переходный процесс е схеме 9 сравнения -i на ее выходе вследствие того, что код счетчика 7 записи стал больше кода счетчика 6 чтения, появляется логический "Г и поступая на вход элемента НЕ 16. Сигнал с выхода последнего открывает элемент lfl 13, а сигнал с инверсного выхода триггера 11, одновременно или чуть позже, разблокирует элемент И 13.

В результате логическая единица с выхода элемента И 13 поступает на вход сброса триггера 12 чтения и устанавливает гга в Т, при этом передний фронт сигнал» с инверсного выхода триггера 12 поступает на вход занесения буферного регистра 3 и информация из блока 2 гтамяги переписывается в буферный регистр, На шине 18 готовности, которая связана с инверсным выходом триггера 12 чтения, появля.. ся логическая 1", сообщая процессооу о наличии информации в устройстве.

Второе и последующие информационные слова, поступившие на вход устройства числом не более, чем задано в регистре 10 уставки. записываются ь блок 2 памяти аналогично, В этот период процессор, если он свободен от решения других задач. анализирует состояние первой шины 18 готовности и в случэе наличия логической "l" на последней снимает инфармацию с выхода 4. Строб приема информации в процессор поступает по шине 21 на вход триггера 12 чтения и устанавливает его в состояние "1, Спад сигнала с инверсного выхода триггера 12 гоступает на счетный вход счетчика 6 чтения и наращивает его состояние на "1". Прямой выход триггера 12 чтения через линию 14 задержки выставляет запрос на выход очередного слова из блока 2 памяти в буферный регистр 3. Если в блоке 2 памяти есть информация и в этот момент не идет операция записи, то сигнал с выхода элсмснга И 13 сбрасывает в "0" триггер 12. като,.ый тем сал ым заноси г очередное слово в буфер,льй

55 регистр 3 и выставляет сигнал на шине 18 готовности. Процессор может принять всю информацию, накопившуюся в блоке 2 памяти, или только ее часть, В последнем случае при заполнении блока 2 памяти до уровня, заданного в регистре 10 уставки, на выход переноса сумматора 8 возникает лоiè÷åcêçÿ "1". которая по второй шине 19 готовности поступает в систему прерываний процессора и вызывает на выполнение программу приема. Последняя считывает всю информацию из устройства до конца.

При сьеме последнего слова с выхода 4 устройс ва код счетчика 6 чтения совпалает с кодом счетчика 7 запаси и на выходе схемы 9 соа н. ния появляе гся сигнал равенства, который своим псредним фронтом устанавливает оба счетчика и регистр 22 в

"0 и через элеменг НЕ 16 блокирует элеrëoíò И 13. Триггер !2 чтения остается при эгэч в сос1оянии "1", 3 первая шина 18 готовности - в сосгоянии 0".

Формула изобретения

Устроиство для сопряжения источника ин;гормации с процессором, содержащее блок памяти, выход которого соединен с информационным входом буферного регистс выход которого является информационным выходом устройства, с етчик чтения, выход которого подключен к первым информационным входам схемы сравнения и мультиплексора, счетчик записи, выход которого соединен с вторым информационным входом схемы сравнения и первым информационным входом сумматора, вторым информационным входом соединенного с выходом регистра уставки, вход которого является входом задания глубины заполнения памяти устройства, триггер чтения, триггер записи, элемент И, элемент НЕ и два элемента задержки, причем инверсн,;й выход триггера записи соединен с перв:,;м входом элемента И, первым управляющим входом мультиплексора и чепез первый элемент задержки — с входом сброса триггера записи и управляющим входам блэка памяти, информационный вход которого является информационным входом устройства, а вход адреса — соединен с выходом мультиплексора, вторым управляющим входом подключенного к прямому выхoäó триггера записи и счетному входу

"четчика записи. вход сброса которого соединен с выходом схемы сравнения, входом сброса счетчика чтения и через элемент НЕ

- с вторым входом элемента И, третьим входом и выходом подключенного соответст венно к выходу второго элемента задержки и входу сброса три гера чтения, прямой вы хад которого соединен с входом второго

1658165

Составитель В. Вертлио

Редактор И. Дербак Техред М,Моргентал Корректор С.Черни

Заказ 1714 Тираж 409 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва. Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 элемента задержки, а инверсный выход является первым выходом готовности устройства и соединен с синхровходом буферного регистра и счетным входом счетчика чтения, установочные входы триггера заПиси и 5 триггера чтения являются соответственно входами синхронизации записи и чтения устройства, выход сумматора является вторым выходом готовности устройства, отличающееся тем,что,с 10 целью повышения быстродействия устройства, в него введен регистр адреса, причем информационный вход регистра адреса соединен с выходом счетчика записи, вход сброса и синхровход регистра адреса соединены соответственно с выходом схемы сравнения и прямым выходом триггера записи, выход регистра записи подключен к второму информационному входу мультиплексора.