Оперативное запоминающее устройство

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)ю G 11 С 11/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4457328/24 (22) 08.07.88 (46) 23.04.91. Бюл. Ф 15 (71) Рязанский радиотехнический институт (72) В.Л.Волковыский и Ю.М.Субботкин (53) 681.327.6 (088.8) (56) Майоров С.А., Новиков Г.И. Принципы органиэации цифровых машин, — Л.; Машиностроение, 1974, с. 380-381.

Дроздов Е.А., Комарницкий В.А., Пятибратов А.П. Электронные вычислительные машины единой системы. — M.: Машиностроение, 1981, с.190-193, рис. 5.6. (54)ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

„„ Ы„, 1644225 А1 (57) Изобретение относится к вычислительной технике и может быть использовано в быстродействующих вычислительных системах, Цель изобретения — повышение быстродействия устройства. Оперативное запоминающее устройство содержит первый 1 и второй 2 блоки памяти, коммутатор

3 входных и коммутатор 4 выходныхданных, первый 5 и второй 6 регистры адреса, коммутатор 7 адресов, блок 8 управления, адресные входы 9 и 10, входы 11 и 12 блока управления, входы задания режима 13-17, информационые входы 20 и 21и информационные выходы 22 и 23. 1 э.п.ф-лы, 2 ил., 2 табл.

1l644225

50

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих Вычислительных системах.

Цель изобретения — повышение быстродействия устройства, На фиг. 1 приведена схема оперативного запоминающего устройства; на фиг. 2— схема блока управления.

Устройство содержит первый 1 и BTQpGA

2 блоки памяти, коммутатор 3 входных данных. коммутатор 4 выходных данных, первый 5 и второй 6 регистры адреса, коммутатор 7 адресов, блок 8 управления, первые 9 и вторые 10 адресные Входы, Входы 11 и 12 блока управления, первый 13 и второй 14 входы признака Обращения по адресам, первый 15 и BTQpoA 16 Входы признака режима работы по адресам„вход 17 очередности обращения, информационные входы 18 и 19 коммутатора адресов., информационные входы 20 и 21 первой и второй групп, информационные Выходы 22 и 23 первой и второй групп, оыходы 24-29 блока управления, регистр 30, триггеры 31-33, первую логическую схему 34, элемент ИДИНЕ 35, втору о логическуЮ Схему Зб„входы

37-41 первой логической схемы, входы 42 и

43 элемента ИЛИ+1Е 35.

В табл. 1 описывается работа логической схемы 34 (первые семь столбцов соответствуют входным, а остальные выходным сигналам схемы). Выходные сигналы Чт1, Чт2, Зп1, Зп2 соотвтетствую- вь«ходам 27, 29, 26, 28, а сигналы K>-K>— четырехраэрядному выходу 25, Выходные сигналы Т1, Т, Q, al, а2, р, р соответствуют входам 13, 14, 17, 11, 12, 15, 16. Символом Х в табл. 1 обозначено безразличное значение входного сигнала.

Содержатег смыс Входов Yr Выходов схемы: Т1,. 7z — признаки обращений (требования на обслуживание) по адресам

А1. А соответственно: Q — указатель Очередности обслуживания адресов; а1, а — младшие биты первого и второго адресов; p<, pz — режимы обращения по первому и второму адресам соответственно; Чт1, Чт2, 3п1, Зп2 — сигналы чтения блока памяти 1, чтения 2, записи в блок 1, записи в блок 2; К1, K2 — код управления подключением адреса А1, записанного в регистре 5, к блокам памяти; КЗ, K4 — код управления подключением адреса

Аг, записанного в регистре 6, к блокам памяти.

Подключение выполняется с помощью коммутатора 7 адресов в соответствии с табл. 2.

Схема 36 описывается логическими выражениями

Сбр1 =- К1 К2„

Сбр2,3 v K4, rpe K1, К2, КЗ., K4 соответствуют выходу 25 схемы 34, Сбр1, Сбр2 соответствуют двухразрядному Выходу схемы 36 и подключены к Входам сброса триггеров 31 и 32 соответственно. устройство работает следующим обра

ЗОМ.

В исходном состоянии триггеры 31 и 32 сброшены и на выходе схемы 34 единичный сигнал. В первом также Выполняются следующие действия. запись адресов А>, А или одного иэ них с адресных шин В регистры 5 и 6." запись признакоВ обращения Тl Г2 В триггеры 31. 32 блока 8; запись кода очередно ти О втриггер33, :.:ри этом код 0 означает, что в первую Очередь Обслуживается первый адрес, код 1—

-;то первым Обрабатывается ВторОЙ адрес; запись кодов режимов р1, р» в регистр

ЗО; при атом кодом О задается режим чтения, кодом 1 — режим записи, Во втором такте: логическая схема 34 блока 8 Вырабатывает сигналы, управля«о«"и8 ра« 3той блоков 1 и 2 памяти и коммутаторов 3, 4 и 7 В соответствии с табл. 1. Ро этим сигналам на адресные входы блоков 1 и 2 пода:Отся адреса иэ регистров 5 и 6, причем ":обои из этих адресов может быть подключен к л.обому блоку памяти. Возможен также случай использования только одного из этих адресов. В режиме записи на инфОрмационные Входы блокОВ, и 2 через коммутатор 3 пас упают коды с Входных шин данных и происходит запись в эти блоКИ ИЛИ B ОДИН ИЗ НИХ.

В режиме чтения Выполняется чтение одного или Обоих блоков памяти и коды c: их

Выходов поступают ч8рез коммутатор 4 на выходные чины данчых. Возможно, Выполнение чтения В Одном и одновременно записи В Другом блике памяти.

Кодовая комбинация с выхода 25 логической схемы 34 блошка 8 поступает на Входы схемы 36, на выходе которой формируются сигналы сброса триггеров 31 и 32. Если оба триггеры сброшены, схема 35 вырабатывает сигнал разрешения записи В pGI NcTpbl 5 и 6 адресоз, и регистр и другие триггеры блока управле.-:ия. Если один иэ триггеров 31 или

32 не сброшен, Выполняется обращЕние по адресу, оставшемуся необработанным, как

Описано выше, после чего разрешается за. пись новых адресов и управляющей информации.

Дальнейшая рабо;а происходит аналогичным Образом.

i<44225

20

Пример 1, Выполняется чтение по адресу А>. Младший бит адреса а, равен нулю (строка 6, табл. 1).

Адрес А1 записываетсл в регистр 5. В триггер 31 записывается 1, в регистр 30— код 00, в триггер 33 — код О. На выходе 25 схемы 34 появляется комбинация 0100, на выходе 27 — сигнал чтения блока 1. Коммутатор 7 подключает выход регистра 5 к адресному входу блока 1, выполняется чтение по этому адресу. Выход блока 1 через коммутатор 4 подключается к первой выходной шине 22 данных. Схема 36 вырабатывает сигнал сброса триггера 31, после чего элемент 35 вырабатывает сигнал разрешения записи адресов и управляю.цей информации.

П р и и е р 2. Выполняется чтение по адресу А1 и запись по адресу Az, Младшие биты адресов a1= 1„а2 = 0 (строка 171. Адоеса

А> и А записываются в регистры 5 и 6, В триггеры 31 и 32 записываются единицы, в регистр 30 — код 01, в триггер 33 — код О. t 1а выходе 25 схемы 34 появляется комбинация

1001, в соответствии с которой выход регистра 5 подключается к адресному входу блока 2, а выход регистра 6 — к адресному входу блока 1. На выходах 26 и . 9 =хемы 34 появляются сигналы записи блока 1 и чтения блока 2. К информационному входу блока 1 подключается через коммутаго,з 3 вторая входная шина данных, а к выходу блока 2— первая выходная шина данных через коммутатор 4, Одновременно происходит чтение блока 2 и запись в блок 1. I-la схеме 36 формируются сигналы сброса триггеров 31 и 32, а затем на выходе элемента NflN-НЕ

35 появляется сигнал разрешения заплси.

Пример 3, По обоим адресам происходит чтение, причем первым обслуживается второй адрес. Младшие биты обоих адресов равны единице (строка 32). Адреса записываются в регистры 5 и 6, в триггерь;

31 и 32 записываются единицы, а р:-;гистр 30 — код 1, в триггер 33 — код О.

На выходе 25 схемы 34 появляется комбинация 0010, К адресному входу блока 2 через коммутатор 7 подключается выход регистра 6. На выходе 29 схемы 34 появляется сигнал чтения блока 2, Выход этого блока через коммутатор 4 подключается к второй выходной шине данных, После чтения схемой 36 выраба-,ывается сигнал сброса триггера 32, Поскольку: триггер 31 остается установленным, далее имеет место комбинация, соответствующая строке 8.

Выполняется обращение по адресу А1, На выходе 25 схемы 34 появляется комблнацля

1000. К адресному входу блока 2 через коммутатор 7 подключается выход регистра 5.

Ра выходе 29 появляется си-нал чтения блока ", выход которого через коммутатор 4 подключается к первой выходной шине данных. После чтения триггер 31 сбрасывается и вырабатывается сигиan разрешения записи следующих адресов.

Аналогичным образом организуется работа устройства при других вариантах обработки адресов.

Формула изобретения

1. Оперативное запоминающее устройстао, содержащее первый и второй блоки памяти, первый и второй регистры адреса, блокуправления, отл и чающее с я тем, что, с целью повышения быстродействия устройства, в него введены коммутатор входя ь;х данных, коммутатор выходных данных, ком:;:;утатор адресов, информационные входы первого и второго блоко:-. памяти соединены соответственно с выходами первой и втсрой групп коммутатора входных данных, информацлонные входы первой и второй групп которого являются соответственно информационными входами первой и второй групп устройства, выходы первого и второго блоков памяти соединены соответственно с информационными входами первой и второй групп коммутатора выходных данных, выходы первой и второй групп которого являются соответственно информационными выходами первой и второй групп устройства, информационые входы первого и второго регис1ров адреса являются "îîòâåòñòâåííî адресными входами первой и второй групп устройства, выходы первого и второго регистров адреса соединены соответственно с информационными входами первой и второй групп коммутатора адресов, выходы первой и второй групп которого соединены соответственно с адресными входами первого и второго блоков памяти, первый и второй входы задания режима блока управления соединены с младшими выходами первого и второго ре«истров адреса, первый и второй входы признака обращения по адресам блока управления являются соответствующими входами устройства, первый и второй входы задания режима по адресам блока управлеHH$l являются соответствующими входами устройства, вход задания очередности обращения по адресам блока управления является одноименным входом устройства, первый выход блока управления соединен с уп ра вля ющи ми входами адресного коммутатора, коммутатора входных и выходных данных, второй выход блока управления соединен с входом записи первого блока памяти и первым управляющим входом коммутатора входных данных, третий выход

1б44225 блока управления соединен с входом чтения первого блока памяти и первым управляющим входом коммутатора выходных данных, четвертый выход блока управления соединен с входом записи второго блока 5 памяти и вторым управляющим входом коммутатора входных данных, пятый выход блока управления соединен с входом чтения второго блока памяти и вторым управляющим входом коммутатора выходных 10 данных, шестой выход блока управления соединен с входами синхронизации первого и второго регистров адреса.

2. устройство по и. 1, о т л и ч а ю щ е е- 15 с я тем, что блок управления содержит первый, второй, третий триггеры, регистр, элемент ИЛИ-НЕ, первую и вторую логические схемы, информационные входы регистра являются первым и вторым входами зада- 20 ния режима обращения по адресам блока управления, информационные входы первого, второго триггеров являются первым и вторым входами признака обращения по адресам блока управления, информационный 25 вход третьего триггера является входом очередности обращения по адресам блока управления, входы синхронизации первого, второго, третьего триггеров и регистра соединены с выходом элемента ИЛИ-НЕи являются выходом синхронизации блока управления, первый и второй входы элемента ИЛИ-НЕ соединены соответственно с выходами. первого и второго триггеров, входы установки в исходное состояние первого и второго триггеров соединены соответственно с первым и вторым выходами второй логической схемы, входы которой соединены с первым выходом группы первой логической схемы и являются выходами задания режима блока управления, второй, третий, четвертый и пятый выходы первой логической схемы являются соответственно первыми выходом записи, первым выходом Фения, вторым выходом записи и вторым выходом чтения блока управления, первый и второй входы задания режима блока управления соединены с первым и вторым входами первой логической схемы, второй, третий, четвертый входы которой соединены соответственно с выходами первого, второго и третьего триггеров, пятые входы группы первой логической схемы соединены с выходами регистра, 644225

1644225

Таб лица 2

Составитель Ю. Сычев

Техред M.Moðãåíòàë Корректор Н, Король

Редактор Н. Тупица

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 1244 Тираж 351 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

313035, Москва, Ж-35, Раушская наб., 4/5