Устройство для преобразования последовательного кода

 

Изобретение относится к автоматике и может быть использовано в устройствах для преобразования последовательных кодов, изменяющих порядок следования разрядов Изобретение позволяет путем замены одних разрядов последовательного кода другими расширить область применения устройства. Устройство содержит счетчик 1 импульсов , схему 2 сравнения, мультиплексор 3, блок 4 оперативной памяти, триггер 5, элемент 6 запрета, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7, формирователь 8 импульсов, содержащий элементы НЕ 15, элемент И 16 и элементы НЕ 17„ 2 ил„

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (g1)g Н 03 М 7/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPblTHAM

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4457375/24 (22) 07,07.88 (46) 07,04.91. Бюл, Р 13 (71) Научно-исследовательский физикотехнический институт при Горьковском государственном университете им, H.È. Лобачевского (72) Н.Н. Макаров и М„Я. Зйнгорин (53) 681, 325, 53 (088. 8) (56) Авторское свидетельство СССР к 1270900, кл. Н 03 М 7/00, 1985„ (543 УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ

ПОСЛЕДОВАТЕЛЬНОГО КОДА (57) Изобретение относится к автомаÄÄSUÄÄ 1640827 А1

2 тике и может быть использовано в устройствах для преобразования последовательных кодов, изменяющих порядок следования разрядов. Изобретение позволяет путем замены одних разрядов последовательного кода другими расширить область применения устройства.

Устройство содержит счетчик 1 импульсов, схему 2 сравнения, мультиплексор 3, блок 4 оперативной памяти, триггер 5, элемент 6 запреТа, элемент

ИСКЛЮ11АЮШЕЕ ИЛИ 7, формирователь 8 импульсов, содержащий элементы НЕ 15, элемент И 16 и элементы HF. 17. 2 ил.

1640827

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах для преобразования последовательных кодов, изменяющих порядок следования разрядов.

Цель изобретения - расширение области применения устройства за счет замены одних разрядов последовательного кода другими.

На фиг. 1 представлена структурная схема устройства; на фиг. 2— временная диаграмма его работы.

Устройство. содержит (и+1)-разряд!

5 ный счетчик I импульсов, схему 2 сравнения, мультиплексор 3, блок 4 оперативной памяти, триггер 5,элемент

6 запрета, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ

7, формирователь 8 импульсов, информационный вход 9, первые установочные входы 10, тактовый вход 11, сбросовый вход 12 вторые установочные входы

13 и выход 14 устройства.

Формирователь 8 импульсов содержит 25 три элемента НЕ 15, элемент И 16 и три элемента НЕ 17. Элементы НЕ 15 инвертируют и задерживают тактовый импульс на время +g (фиг. ? г), при этом на выходе элемента И 16 л 30 появляется импульс с длительностью с (фиг, 2д) . Элементы НЕ 17 инвертируют и задерживают импульс с выхода элемента И 16 на время л „(4щг.2e) .

При использовании микросхем серии

К-155 формирователь вырабатывает инрерсный импульс длительностью 60-90 нс, q задержанный относительно переднего фронта, тактового сигнала на 80120 нс, 40

На тактовый вход 11 поступают импульсы с периодом Т. На вход 9 устройства поступает входной N-.ðàýðÿäíûé код с частотой смены разрядов 1/Т, Изменение разрядов кода должно пРоис- 45 ходить.при паузе тактового сигнала на входе 11 ° На вход 12 подается стробирующий импульс произвольной длительности, размещенный на временной оси перед первым разрядом вход50 ного кода, При непрерывной подаче на вход 9 последовательных N-разрядных кодов, где N = 2, стробирующий

И импульс на вход 12 достаточно подать один раз перед подачей первого .кода.

На входы 10 поступает и-разрядный параллельный код номера заменяющего разряда. Например, если в коде на место 5-го разряда нужно поставить 7-й разряд, то на входы 10 нужно подать код "7", а на входы 13 — код "5".

Устройство работает следующим образом.

После включения на вход 12 подается импульсный сигнал, а на вход 9 " . входной последовательный код. Состояние счетчика. 1 начинает изменяться по заднему фронту тактовых сигналов.

При единичном тактовом сигнале осуществляется запись информации в блок 4 оперативной памяти под действием импульсных инверсных сигналов с формирователя 8. В паузе тактового сигнала производится считывание информации из блока 4 в триггер 5 передним фронтом тактового сигнала (триггер 5 имеет динамический стробирующий вход). Цикл работы устройства, равный 2 "+ тактам, делится на два подцикла. В первом подцикле старший разряд счетчика 1 нулевой, а во втором единичный. Блок 4 оперативной памяти состоит из двух частей по 2" ячеек памяти в каждой. В первом подцикле запись осуществляется во вторую половину блока 4, а во втором - в первую половину, так как в первом подцикле при действии сигнала записи на старший адресный вход блока 4 подается с элемента 7 единичный сигнал, а во втором подцикленулевой, Младшие и-адресные входы блока 4 формируются следующим образом.

Если сигнал на выходе элемента 6 нулевой, то через мультиплексор 3 пропускается двоичный изменяющийся код с выхода счетчика 1, если единичный — то двоичный код номера заменяющего разряда. Единичный сигнал на выходе элемента 6 появляется при нулевом тактовом сигнале и единичном сигнале на выходе схемы 2 сравнения.

Таким образом, при записи последовательного кода в блок 4 сигнал на выходе элемента б всегда нулевой и и поэтому запись осуществляется в 2 ячеек блока 4 последовательно, начиная с младших адресов, т.е. в первую ячейку записывается первый разряд, во вторую — второй и т.д. При считывании из блока 4 адрес или номер считываемого разряда определяется сигналом на выходе схемы 2 сравнения. Если этот сигнал нулевой, то разряды считываются в том же порядке, в каком они поступили на вход

5 1б40827 6 устройства. Если сигнал на выходе схемы 2 единичный, то считывается разряд с номером, равным коду на входах 10.

В зависимости от того, какой выход схемы 2 сравнения используется, могут наблюдаться следующие три режима работы устройства. Пусть код

D равен номеру заменяющего разряда, 10 код А - коду на выходе счетчика 1, а код  †. номеру заменяемого разряда.

1, Единичный сигнал на выходе схемы 2 появляется при равенстве

A = В. В этом случае все разряды с блока 4 считываются в естественном порядке (т.е. в таком же порядке, в каком поступили на вход блока 4), кроме разряда с номером В, вместо которого считывается разряд с номером D.

2. Единичный сигнал на выходе схемы 2 появляется прн неравенстве:

А> В. В этом случае разряды с 1-го по В-й считываются в естественном порядке, а разряды с (В+1)-ro no

2 -й заменяются разрядом с номером D.

3. Единичный сигнал на выходе схемы 2 появляется при неравенстве

А C.В. В этом случае разряды с 1-го по (Г-1)-й заменяются разрядом с номером D, а разряды с В-го по 2 -й

r считываются в естественном порядке.

Схемы сравнения выполняются обычно с наличием всех описанных выше выходов (наприггер, микросхема

К 134 СА), однако на схеме фиг. 1 указан только один выход, который определяется выбранным режимом работы.

Временные диаграмгы (фиг. 2) поясняют работу устройства. На диаграмме фиг. 2а изображен тактовьпг сигнал на входе 11 устройства. Счетчик 1 переключается от заднего фронта тактового сигнала (фиг„ 26) с задержкой

3, . Изменение адреса осуществляется с задержкои г. относительно фронтов

2 и тактового сигнала (фиг„ 2в)„ Время ь определяется временем срабатывания мультиплексора 3 и элемента 7„ На диаграммах фиг. 2г, д, е представлены сигналы, поясняющие работу формирователя 8. На диаграмме фиг. 2ж изображен сигнал на выходе блока 4 памяти. В течение вреглени с,< протеи кают переходные процессы, связанные

40 с изменением адреса блока памяти. п

В течение времени с< осуцествляется считывание информаЦии из блока памяти. В течение времени ь7 протекают и переходные процессы, связанные с записью в блок памяти новой информации.

На диаграмме фиг. 2з представлен сигнал на выходе триггера 5. Время п равно времени переключения триггера.

Формула изобретения

Устройство для преобразования последовательного кода, содержащее счетчик, вход обнуления и счетный вход которого являются соответственно входом обнуления и тактовым входом устройства, блок оперативной памяти, информационный вход которого является информационным входом устройства, выход блока оперативной памяти соединен с входом D-триггера, выход которого является информационным выходом устройства, и элемент

ИСКЛЮЧАМЦЕГ ИЛИ, о т л и ч а ю— щ е е с я тем, что, с целью расширения области применения устройства путем обеспечения замены одних разрядов последовательного капа другими, в него введеньг формирователь, схема сравнения, элемент запрета и мультиплексор, первая группа входов которого является первыгаг установочными входами устройства, а выходы соединены с адресными входами младших разрядов блока оперативной памяти, первые входы схемы сравнения являются вторыми установочными входами устройства, выходы разрядов счетчика, кроме выхода старшего разряда, соединены с соответствующими вторыми входами мультиплексора и схемы сравпения, вход формирователя, первый вход элемента ИСКЛЮЧАЮ@ЕЕ ИЛИ, инверсный вход элемента запрета и синхровход D-триггера объединены и подключены к тактовоггу входу устройства, выход схемы сравнения соединен с прямым входом элемента запрета, выход которого соединен с управляющим входом мультиплексора, выход старшего разряда счетчика соединен с вторым входом элемента ИСКЛЮЧАЮ1.1ЕЕ ИЛИ, выход которого соединен с адресным входом старшего разряда. блока оперативной пагляти, выход формирователя соединен с управляющим входом блока опсративной памяти.

1640827

Составитель О. Неплохов

Техред N,Ìoðãåíòàë

Корректор Н. Ревская

Редактор Н. Лазаренко

Заказ 1022 Тираж 462 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101