Анализатор логических сигналов

 

Изобретение относится к вычислительной технике и может использоваться в системах технического диагностирования цифровых объектов. Цель изобретения - увеличение достоверности контроля, Поставленная цель дости-i гается за счет фиксации искажения контролируемой последовательности в момент времени между задержанным хроимпульсом и последующим основным синхроимпульсом, сопровождающим анализируемую последовательность. 1 ил.

А1

СОЮЗ СОВЕТСНИХ соцИАлистичесних

РЕСПУБЛИК

ÄÄSUÄÄ 164О (51)5 G 06 Р 11/26

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

Г10 ИЗОБРЕТЕНИЯМ И 01НРЫТИЯМ

ПРИ ГКНТ СССР.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Ф

4:

CL

Ж

Сл (21) 4383044/24 (22) 21. 12.87 (46) 07.04,91. Бюп. У 13 (72) В,Î.Щеголев (53) 681.326.7 (088.8) (56 ) Авторское свидетельство СССР

Ф 555354, кл, G 06 F 11/26, 1975, (54 ) АНАЛИЗАТОР ЛОГИЧЕСКИХ СИГНАЛОВ (57) Изобретение относится к вычис-. лительной технике и может использоИзобретение относится к вычиспительной технике и может использоваться в системах технического диагностирования цифровых объектов.

Цель изобретения - увеличение достоверности контроля, На чертеже представлена схема анализатора логических сигналов. Он содержит шифратор 1, элемент 2 задержки, дешифратор 3, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 4, 5, D-триггеры 6-15, информационный 16, тактовый 17 входы, выход 18 сигнала ошибки.

Анализатор работает следующим образом.

На элементах индикации, входящих в состав дешифратора 3, отображается информация на выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4, 5 и D-триггеров !3, 15. При исправности контролируемого объекта в Р-триггеры 13, 15 постоянно записывается логический "0", а на входы элементов ИСКЛЮЧАКЩЕЕ ИЛИ 4, 5 приходят сигналы одинакового уровня, При появлении случайных выбросов или же фронта импульса контролируемой .последовательности вне временной зоны ваться в системах технического диагностирования цифровых объектов, Цель изобретения - увеличение достоверности контроля, Поставленная цель дости- гается за счет фиксации искажения контролируемой последовательности в момент времени между задержанным син». хроимпульсом и последующим основным синхроимпульсом, сопровождающим анализируемую последовательность, 1 ил.

1 импульсов на входе 17 и выходе элемента 2 задержки в D-триггер 8 (11} g записывается логическая "1", которая затем переписывается в D-триггер 13 (15), в результате чего на выходе 18 фе появляется сигнал ошибки. При затягивании переходного процесса перекпюче- ф ния контролируемого объекта в результате сложения по модулю два сигналав с выходов D-триггеров 6 (9) и 12 (14) сигналы ошибки выделяются элементом

ИСКЛЮЧАК1ЦЕЕ ИЛИ 4 (5).

Таким образом, предложенное устройство фиксирует искажения контролируемой последовательности в момент времени между задержанным импульсом с выхода элемента 2 задержки и поспедующим синхроимпульсом на входе 17, сопровождающим анализируемую последовательность.

Формула и э о бр е тенин,Анализатор логических сигналов, содержащий элемент задержки,, первый элемент ИСКЛЮЧАЮЩЕЕ HJM, дешифратор, три D-триггер а, причем выход первого

1640695

Составитель М,Иванов

Редактор Л.Волкова Текред л.олкрвв,к Корректор Т.Мелел

Заказ 1265 Тираж 415 Подписное

ВЯИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

: D-триггера соединен с первым входом первого элемента ИСКПЮЧАКЩЕЕ ИЛИ, выход которого соединен с первым информационным входом дешифратора, второй и третий информационные входы icoторого соединены с выходами второго и третьего D-триггеров, выход дешифра. тора является выходом сигнала ошибки анализатора, о т л и ч а юшийся 1{) темр что, с целью увеличения досто» верности контроля, в него введены второй элемент ИСКПЮЧАКЩЕЕ ИЛИ, шифратор и семь D-триггеров, причем тактовые входы первого, Второго, третье- 15 го, четвертого, пятого и десятого Dтриггеров объединены с входом элемента задержки и образуют тактовый вход анализатора, выход элемента задержки соединен со стробирукщим входом дешиф-20 ратора, тактовыми входами шестого и седьмого триггеров, входами сброса восьмого и девятого D-триггеров, пер» вый выход шифратора соединен с такта вым входом восьмого В-триггера и D- 25 входами четвертого и шестого D-триг герон, второй выход шифратора соединен с тактовым входом девятого Dтриггера и D-входами пятого и седьмого D-триггеров, D-входы восьмого и девятого D-триггеров подключены к шине логической единицы, выход четвертого D-триггера соединен с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход десятого D-триггера соединен с ., первым входом второго элемента ИСКЛЮЧА-, КЩЕЕ ИЛИ, выход которого соединен с четвертым входом дешифратора, выход шес-. того D-триггера соединен с D-входом первого D-триггера, выход восьмого

D-триггера соединен с D-входом второго D-триггера, выход пятого D-триггера соединен с вторым входом второго элемента ИСКПЮЧАКЩЕЕ ИЛИ, выход седьмого D-триггера соединен с D-входом десятого D-триггера, выход девятого

D-триггера соединен с D-входом тре» тьего D-триггера, вход шифратора » является информационным вхбдом анализатора.