Устройство тактовой синхронизации

 

Изобретение относится к электросвязи и может быть использовано в системах передачи дискретной информации для синхронизации тактовой частоты. Целью изобретения является сокращение времени вхождения в синхронизм . Устройство тактовой синхронизации содержит управляемый делитель 1 частоты, задающий генератор 2, блоки 3,8 и 9 памяти, блок быстрого преобразования Фурье (БПФ) 4, сумматор 5, вычитающий блок 6, блок 7 переключения сигнала ошибки. Для тактовой синхронизации с единичного интервала /смодулированного сигнала снимаются четыре выборки. Информация о тактовой ошибке снимается с первой и третьей выборок единичного интервала , а информация о принадлежности указанных выборок к данному единичному интервалу - с второй и четвертой выборок. Сигналы первых выборок заносятся во входную память блока БПФ 4, в котором эти сигналы преобразуются в частотную область. Сигналы определенных частот с выхода блока Ы1Ф ч суммируются в сумматоре 5. и сумма заносится в блок 3 памяти. Затем во входную память блока БПФ 4 заносятся сигналы третьих выборок, которые также преобразуются в частотную область. В вычитающем блоке 6 определяется разность выходных сигналов сумматора 5 и блока 3 памяти. При установившемся режиме сигналы первых и третьих выборок имеют одинаковые величины, поэтому на выходе вычитающего блока 6 разность равна О, Сигналы вторых выборок максимальны , а сигналы четвертых выборок минимальны. 1 ил. § (Л К , N3 СП

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (S1)S Н 04 1. 7/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИ4ЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4406571/09 (22) 08. 04. 88 (46) 07. 02. 91. Бюл. У 5 (72) Я.M.Ðàäèêàéíåí (53) 621.394.64(088.8) (56) Авторское свидетельство СССР

М- 1197121, кл. Н 04 1. 7/08, 1985.

Авторское свидетельство СССР

У 1185632, кл. Н 04 L 7/08, 1984. (54) УСТРОЙСТВО ТАКТОВОЙ СННХРОННЗАЦИИ (57) Изобретение относится к электросвязи и может быть использовано в системах передачи дискретной информации для синхронизации тактовой частоты. Целью изобретения является сокращение времени вхождения в синхронизм. Устройство тактовой синхронизации содержит управляемый делитель 1 частоты, задающий генератор

2, блоки 3,8 и 9 памяти, блок быстрого преобразования Фурье (БПФ) 4, сумматор 5, вычитающий блок 6, блок 7 переключения сигнала ошибки. Для тактовой синхронизации с единичного интервала демодулированного сигнала

„„Я0„„1626425 А1

2 снимаются четыре выборки. Информация о так товой ошибке снимается с пе рвой и третьей выборок единичного интервала, а информация о принадлежности укаэанных выборок к данному единичному интервалу — с второй и четвертой выборок. Сигналы первых выборок заносятся во входную память блока

БПФ 4, в котором эти сигналы преобразуются в частотную область. Сигналы определенных частот с выхода блока БПФ 4 суммируются в сумматоре 5 и сумма заносится в блок 3 памяти.

Затем во входную память блока БПФ 4 заносятся сигналы третьих выборок, которые также преобразуются в частотную область. В вычитающем блоке 6 определяется разность выходных сигналов сумматора 5 и блока 3 памяти.

При установившемся режиме сигналы первых и третьих выборок имеют одинаковые величины, поэтому на выходе вычитающего блока 6 разность равна "0". Сигналы вторых выборок максимальны, а сигналы четвертых выборок минимальны. 1 ил.

1626425

Иэ обре те ние относится к эле ктросвязи и может быть использовано н системах передачи дискретной информации для синхронизации тактогой частоты.

Цель изобретения — сокращение времени вхождения н синхронизм.

На чертеже представлена структурная электрическая схема устройства 10 тактовой синхронизации.

Устройство тактовой синхронизации содержит управляемый делитель 1 частоты, задающий генератор 2, дополнительный блок 3 памяти, блок 4 быстрого преобразования Фурье (БПФ), сумматор 5, вычитающий блок 6, блок 7 переключения сигнала ошибки, первый и второй блоки 8 и 9 памяти и аналогоцифровой преобразователь (АЦП) 10.

Управляемый делитель 1 частоты содержит формирователь 11 управляющего сигнала и делитель 12 частоты.

Устройство тактовой синхронизации работает следующим образом. 25

Для тактовой синхронизации с единичного интервала демодулированного сиги ала снимаются че тыре выбо рки. При этом четвертая выборка в установившемся режиме приходится между единичными интервалами. Информация о тактовой ошибке снимается с первой и третьей выборок единичного интервала, а информация о принадлежности указанных выборок к данному единичному интерва35 лу снимается с второй и четвертой выборок.

С выходной памяти АЦП 10 (которая является входной памятью адаптивного корректора, работающего в частотной области) заносятся сигналы первых выборок но входную память блока БПФ 4, в котором эти сигналы преобразуются в частотную область. Сигналы определенных частот с выхода блока БПФ 4 н сумматоре 5 суммируются и сумма заносится в дополнительный блок 3 памяти.

Затем во входную память блока БПФ 4 заносятся сигналы третьих выборок, которые также преобразуются в частот50 ную область.

Сигналы тех же частот, что и в случае с первыми выборками, суммируются в сумматоре 5. Данная сумма вычитается в вычитающем блоке 6 из сум55 мы, занесенной в дополнительный блок

3 памяти. Полученная разность иэ вычитающе го блока б подае тся чере з блок 7 переключения н первый или второй блок 8 или 9 памяти. При этом, если разность имеет знак плюс, то число заносится в первый блок 8 памяти, при разности со знаком минус число заносится во второй блок 9 памяти.

С выходов первого и второго блока

8 и 9 памяти соответственно сигналы поступают на первый или на второй нходы формирователя 11 управляющего сигнала управляемого делителя 1 частоты, с выхода которо го сигнал поступает на тактовый вход АЦП 1О для получения на выходе АЦП 10 указанных ныборок сигнала.

При установившемся режиме сигналы первых и третьих выборок имеют одинаковые величины, поэтому на выходе вычитающего блока 6 разность равна О. Сигналы выборок максимальны, а сигналы четвертых выборок минимальны.

Формула изобретения

Устройство тактовой синхронизации, содержащее последовательно соединенные задающий генератор и управляемый делитель частоты, а также блок переключения сигнала ошибки и первый и второй блоки памяти, причем выход управляемого делителя частоты является выходом устройства, о т л и ч а ющ е е с я тем, что, с целъю сокращения времени вхождения в синхрониэм, введены последовательно соединенные блок быстрого преобразования Фурье, сумматор и вычитающий блок, а также дополнительный блок памяти, при этом второй выход сумматора через дополнительный блок памяти подсоединен к второму входу вычитающего блока, выход которого подсоединен к входу блока переключения сигнала ошибки, первый и второй выходы блока переключения сигнала ошибки, первый и второй выходы блока переключения сигнала ошибки подсоединены соо тве тственно через первый и второй блоки памяти соответственно к первому и второму управляющим входам управляемого делителя частоты, причем входы блока быстрого преобразования Фурье являются входами устройства.