Цифровой фазометр

 

Изобретение позволяет измерить фазовый сдв1Т между двумя периодическими с фиксированной частотой и пиьь-пенными помехами , Указанная цель достигается тем, чю в цифровой фазометр дополнительно введена схема слежения та ьелп-j ной максимальной ошибки,что обеспечивает сравнение каждого измерения с первым и сравнение разнины между ними с заданной величш он.Канал , измеряющий разность фаз,одновременно ВОЗМОАНО использовать в качестве обнаружителя. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5!)5 G 0! R 25/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЬГГИЯМ

ПРИ ГКНТ СССР (61) 834592. (2 ) 4607629/2 (22) 22. 1 1 88 (46) 07.02. 91. Бюл. !1- 5 (72) Э. 3, Гужновскии (53) 62 . .317 ° 77 (088. 8) (56) Авторское свид тельство СССР

В 834592, кл. G 01 R 25/00, !981. ! (54) ЦИФРОВОЙ ФЛЗО!1ЕТР (57) Изобретение Tlозволяет измерить фазовый сдвиг между двумя пеИзобоетение отнрсится к технике фазовых измерений, может быть исгольэ ов аяо для измерения фаз ово."о сдвига между двумя периодическими сигналами с фиксированной частотой и является усовершенствованием изобретения по авт.св. !1- 83459?.

Целью изобретения является повышение поиехозащищенности фазометра, На чертеже представлена функциональная схема цифрового фаэоМетра.

Фазометр состоит из датчиков 1 и

2 прямоугольных напряжений, преобразователя 3 фаза — код, блока 4 усред- нения, блока 5 вычисления целой части разности фаэ, состоящего из параллельного и-разрядного регистра 6 памя ги, пар аллел нного п-разрядного сумматора 7 и одноразрядного сумматора 8. Выходы датчиков и 2 прямоугольных напряжений соединены с входами преобразователя 3 фаз а — код, выходы кот орого сое;:ин".-ны с оответствующими и входами блока 5 вычисления риодическими сигналамп с фиксированной частотой и попгтенными помехами, Указанная цель достигается тем, ro в цифровой фазометр дополнитсльнс введена схема слежения за вели :- ной максимальной ошибки, что обесг ечивает сравнение каждого измерения с первым и сравнение разнги ы между ними с заданной величи1 ой. Канал, измеряющий разность фаз, сдновременно возможно использов зть в качестве обнаружителя. 1 ил, целой части разности фаз и с и вхсда— ми блока 4 усреднения, (и+1)-й вход которого подключен к выходу блока 5 вычисления целой части разности фаз, причем первый вход одноразрядного сумматора 8 подключен к прямому выходу и-ro разряда регистра 6 памяти, второй вход — к выходу и-го разряда, а третий вход — к вЫходу переноса и-разрядного сумматора 7. Первые из п входов и-разрядного сумматора 7 подключены к соответствующим и инверсным выходам регистра 6 памяти, вторые из и входов сумматора 7 соединены с соответствующими п входами регистра

6 памяти и являются входами блока 5 вычисления целой части разности фаз, а выход одноразрядного сумматора 8 его выходом.

Фаэометр содержит также два (п+1)— разрядных регистра 9 и 10 памяти, и входов которых соединены с выходами преобразователя 3 фаза — код, а (n+1)-й вход соединен с выходом одноразрядного сумматора 8, à Tà å сo-

1626186 держит два сумматора 11 и 12, управляемый инвертор 13, элемент 14 сравнения кодов, три инвертора 15-17, элемент И 18, элемент ИЛИ 19, два

D-триггера 20 и 21, блок 22 индикации и задатчик 23 кода B. Прямые выходы регистра 9 и инверснъ1е выходы регистра 10 соединены с соответствующими (и+1)-ми входами сумматора

11, причем выходы сумматора 11 соединены с соответствующими входами управляемого инвертора, а выход переноса сумматора 11 через инвертор 15 соединен с входами управляемого инвертора 13 и входом переноса сумматора 12, (n+I) выходов управляемого инвертора 13 соединены с соответствующими (n+1) входами сумматора 12, (n+1) выходов сумматора 12 соедине- 2р ны с соответс гвующими (и+1) входами

А элемента 14 сравнения, а входы В элемента 14 сравнения соединены с задатчиком 23 кода В (пароговое значение кода). Выход A ) В элемента 14 25 сравнения соединен с входом D-триггера 20, а вход управления последнего соединен с входом управления

D-триггера 21 и выходом инвертора !

6, причем выход D-триггера 20 соединен с входом инвертора 17 и входом элемента ИЛИ 19. Выход инвертора 17 соединен с входом установки в "1" (вход S) D-триггера 21. Выход последнего соединен с одним из входов эле- 35 мента И 18, выход которого соединен с входом управления регистров 9 и 6.

Второй вход элемента И 18 соединен с входом управления регистра 10, с входом инвертора 16 и входом управле- 40 ния преобразователя 3 фаза — код, Вход D-триггера 21 соединен с корпусом фазометра, Вход К D-триггера 21 соединен с исто-ником питания микросхем. Входы R и 8 D-триггера 20 также соединены с источником пита— ния микросхем.

Цифровой фаэомегр работает следующим образом.

Через элемент ИЛИ 19 импульс начала обработки (ИНО) поступает на вхрд, сброса (вход R) регистров 6, 9 и 10 И на вход сброса преобразователя 3 фаза — код. Па окончании импульса фазаметр готов к обработке информации.

На датчики 1,2 прямоугольных напряжений поступаюг сигналы, разность фаз между которыми необходимо измерить. С выходов датчиков I и 2 прямоугольных напряжений сигналы поступают на входы преобразователя 3 фаза — код, где разность фаз преобразуется во временной интервал. Интервал заполняется импульсами генератора квантующей частоты, а количество импульсов подсчитывается счетчиком и в виде двоичного параллельного кода имеется на выходе преобразователя 3 фаза — код. Таким образом измеряется дробная часть разности фаз.

С выхода преобразователя 3 фаэа— код коды, соответствующие измеренным разностям фаз, поступают на входы блока 4 усреднения и входы блока 5 вычисления целой части разности фаз.

В зависимости от значений кадов,соответствующих первому измерению или каждому последующему, с выхода блока

5 вычисления целой части разности фаз на вход (n+I)-ro разряда блока 4 усреднения поступает сигнал либо логического нуля, либо единицы. Логическая единица соответствует прибавлению к измеренному значению разности фаз 360 . Это необходимо для вью равнивания перескока 0-360 при усреднении значений разности фаз.Информация с блока 5 вычисления целой части обновляется при подаче тактовых импульсов (ТИ). Всего их может быть четыре (при усреднении по четырем замерам). Время прихода тактовых импульсов жестко связано с импульсом

HIi0, а между собой они следуют через время, равное 4Т (где Т вЂ” период повторения частоты, поступающей на входы датчиков 1 и 2). Бремя 4Т выбрано ввиду того, что полоса пропускания предыдущего радиотехнического тракта имеет полосу прапугкания,обеспечивающую за время 4Т с:Il vfo Корреляционную связь.

В блоке 4 усреднения последовательно складываются четыр» значения разности фаз, В блоке 5 вычисления невой части разности фаз двоичный и-разрядный параллельный код, соответствующий первой измеренной преобразователем

3 фаза — код разности фвз, поступает на соответствующие п входов параллельного регистра 6 памяти, запоминается в нем и одноврем нно поступает на одни из п входов и — разрядного параллельного сумматор,т 7, Проинвентированный код с и инв»ясных мяти °

Следоват «льно, если измеренная разность uàç 0 Л(6180, хо 5($ = 1, если 360 >A/ 180, то 0(„+„= О. Это соответствует тому, что в блок 4 усреднения поступает код, соответствую- 25 щий разности фаз о ! иЯ+360, если 0 Ag «180 о Ц, если 1 80 $$(360

После измерения следующих значеЗО ний разности фаз соответствующие коды поступаю-, на один иэ входов сумматора 7, на другие входы поступает инверсный код первого измерения с регистра 6 памяти. Таким образом оп- 35 ределяется разность между значениями разностей фаз первого и последующих измерений. Если разность не превышает 180, то с выхода одноразрядного сумматора 8 снимается сигнал,соответ- 40 ствуюший инверсному значению п-го разряда кода, соответствующего первому измерению разности фаз, записанному в регистр 6 памя" ти е

Если разность превышает 180, то сйимается сигнал, соответствующий значению и-го разряда регистра 6 памяти. Таким образом, блок 5 вычисления целой асти разности фаз производит при необходимости добавление к измеренному значению разности фаз о

360 и тем самым исключается перескок

0 -360

Двоичный арифметический и-разрядный код с выхода преобразователя 3 фаза — код и (п+1)-й разряд с выхода одноразрядного сумматора 8 поступают на соответствующие n+! входов парал50

5 162618 выходов регистра 6 памяти поступает соответственно на другие входы параллельного сумматора 7. При сложении прямого и инверсного кодов на выходе п-ro разряда сумматора 7 появляется сигнал,, соотьетствующий логической единице, а на выходе переноса сигнал, соответствующий логическому нулю, Эти значения кодов поступают на два входа одноразрядного сумматора 8, на третий его вход поступает сигнал г. прямого выхода и-го разряда регистра 6 гамяти. В сумматоре

8 происходит сложен;.е по модулю два.

С его выхода после первого измерения разности Фаз поступает сигнал, соответствуюн,ий инвертированному зна чению и-го разряда регистра 6 палельных регистров 9 и 1П. l pc .п тр

9 запи< ь.вается т олько перво.. n, onoo кода, изл еренное преобрач зв;;тел.. i 3 фаза — код по приходу на вхо;: управления первого тактового и. спупь -а.Этим же тактовым импульсом производится загнись значения этого же код в perecap 10. Прямо 1 код с регистра 9 и инверсный код с регистра !О подают сч на соответствующие входы сумматора

11. На последнем, таким образом,находится разность между двумя эаписанньлси числами в реги"тре 9 и в регистре 10. ". выходов сумматора 11 число (выраженнс1е двоичным параллель ным кодсм) подается Н1 управляемь и инвертор ° L зависимости от тогс,какое число больше: число в регистр» 9 и число в регистре 10 на выходе переноса сумматора появляется л. гическая единица или логический нуль.

Этот сигнал через инвертор 15 подает я на вход управления управляемого инвертора 13 и на вход переноса сумматора 12. Иа выходе последнего появляется код, равный модулю разности кодов, записанных в регистрах

9 и 10. Это значение модуля разности подается на входы А элемента 14 сравнения и сравнивается с кодом, подаваемым на входы В от задатчика

23. Если код числа, подаваемый на ьход А, меньше числа, определяемого кодом В, то на выходе А) В элемента 14 сравнения есть сигнал логп— ческого нуля, который псдается на вход D D-триггера 20. Этот логический нуль пояьляется на выходе D — триггера 20 по окончании сигнала управления (так как он подается на вход управления D-триггера 20 через инвертор 16). Сигнал с выхода D-триггера

20 через инвертор 7 поступает на вход D-триггера 21 т.е, на вход S подается логическая единица. Следовательно, на выходе D-триггера появляется логический нуль. Этот логический нуль подается на вход элемента

И 18. Значит следующие тактовые импульсы на проходят на вход управления регистров 9 и 6. После этого перезапись кодов измеренной разности Фаз по приходу тактовых импульсов производится только в регистр 10. Если модуль разности измеренных разностей фаэ больше кода В в элементе 14 сравнения, то на выходе последнего появляется логическая единица. И, как

f626186 следствие этого, логическая единица появляется на выходе элемента ИЛИ 19 и на входе элемента И 18. Логической единицей, которая появилась на выходе элемента ИЛИ 19, происходит сброс информации в регистрах 6, 9, 10 и в блоке 4 усреднения. Т.аким образом, весь фазометр приводится в исходное состояние. Если за время прихода четы-10 рех тактовых импульсов на выходе Dтриггера 20 »е появляется логическая единица, то на блоке 22 индикации отображается сумма четырех измерений разности фаз сигналов, подаваемых на входы датчиков 1 и 2 прямоугольных напряжений, т.е. обнаружение и измерение осуществляются одновременно.

Предлагаемый фазометр позволяет

1 измерить разность фаз между двумя сигналами с заранее заданной максимальной величиной случайной ошибки, что повышает помехозащищенность цифрового фазометра и повышает технологичность радиотехнических устройств, так как не требуется подсграивать порог обнаружителя для фазометра и ошибка измерения отслеживается автоматически. Предлагаемый фазометр обеспечивает автоматическое слежение за максимальной величиной заранее заданной случайной ошибки, а усреднение измерения разности фаз позволяет повысить точность измерения и существенно повысить один из

35 основных параметров радиотехнической аппаратуры — чувствительность, что особенно важно при измерении сигналов небольшой мощности.

Цифровой фазометр по авт.св.

9 834592, отличающийся тем, что, с целью повышения помехозащищенности, он дополнительно содержит два регистра памяти, управляемый инвертор, элемент сравнения кодов, два дополнительных сумматора, два D-триггера, три инвертора, элемент И, элемент HJGf, блок индика50 ции, при этом и+1 входов первого и

Формул а изобретения второго регистров памяти соединены соответственно с и+1 входами блока усреднения, прямые выходы первого регистра памяти соединены с первыми n+1 входами первого дополнительного сумматора, а инверсные выходы второго регИстра памяти соединены с вторыми n+1 входами первого дополнительного сумматора, выходы которого соединены с и+I входами управляемого инвертора, при этом выход переноса первого дополнительного сумматора соединен с первым инвертором, выход которого соединен одновременно с входом управления управляемого инвертора и с входом переноса второго дополнительного сумматора, и+1 выходов управляемого инвертора соединены с и+1 входами второго дополнительного сумматора, причем n+1 выходов второго сумматора соединены с входами А элемента сравнения кодов, к входам В которого подсоединен установочный код, а выход А ) В элемента сравнения кодов соединен с информационным входом первого D-триггера, выход которого соединен одновремен—

HQ с входом второго инвертора и с входом элемента ИЛИ, выход второго инвертора соединен с входом Я устаI1 I! новки в 1 второго D-триггера, выход элемента ИЛИ соединен с входами сброса первого и второго регистров памяти, параллельного п-разрядного регистра, преобразователя фаза — код и блока усреднения, выход второго

D-триггера соединен с первым входом элемента И, выход которого соединен с входом управления записью первого регистра памяти.и параллельного празрядного регистра, а второй вход элемента И, соединенный с входом третьего инвертора и с входами управления записью второго регистра памяти, преобразователя фаза — код,является тактовым входом устройства, выход третьего инвертора соединен с входами управления первого и второго Dтриггеров, а п+1 выходов блока усреднения соединены с соответствующими входами блока индикации.

1626 1

Составитель Ю. Макаревич

Техред М.Дидык

Корректор И.Муски

Редактор И. Горная

Заказ 276 Тирах 407 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101