Д-триггер

 

Изобретение относится к импульсной технике и может быть использовано при построении универсальных и специализированных цифровых вычислительных устройств. Цель изобретения - уменьшение потребляемой мощности. D-триггер содержит элементы с третьим состоянием 1-4, инверторы 5 и 6, шину питания 7 и общую шину 8, информационные входы 11 и 12, прямые управляющие входы 13 и 14, инверсные управляющие входы 15 и 16. Введение дополнительных элементов с третьим состоянием 3,4 и новых связей позволяет исключить возникновение цепей сквозного протекания тока в режиме записи информации. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 Н 03 К 3/353

ОПИСАНИЕ ИЗОБРЕТЕНИЯ . Ъ в

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4484831/24-21 (22) 19. 09.88 (46) 15. 10.90. Бюл. М 38 (72) А.Е.Заболотный, Я.Я.Петричкович, В.А.Максимов и В.Н.Филатов (53) 621.374 (088.8) (56) Авторское свидетельство СССР

У 1138930, кл. Н 03 К 3/286, 1985. (54) Д-ТРИГГЕР (57) Изобретение относится к импульсной технике и может быть использовано при построении универсальных и . специализированных цифровых вычислиSU 159997() А I

2 тельных устройств. Пель изобретения— уменьшение потребляемой мощности.

Д-триггер содержит элементы с третьим состоянием 1-4, инверторы 5 и 6, шину 7 питания и общую шину 8, информационные входы 11 и 12, прямые управляющие входы 13 и 14, инверсные управляющие входы 15 и 16. Введение дополнительных элементов с третьим состоянием 3, 4 и новых связей позволяет исключить возникновение цепей сквозного протекания тока в режиме записи информации. 1 ил.

1599970

Изобретение относится к импульсной технике и может быть использовано при построении универсальных и специализированных цифровых вычисли5 т ель ных устр ойс тв.

Цель изобретения — уменьшение потребляемой мощности.

На чертеже представлена схема

Д-триггера. 1О

Д-триггер содержит первый 1, второй 2, третий 3, четвертый 4 элементы с третьим состоянием, первый 5 и второй б инверторы, истоки р- и и-канальных транзисторов которых соединены соответственно с шинами питания

7 и общей 8, выходы элементов 1, 4 соединены с входом инвертора 5, образуя первый выход 9 (Q1) схемы, выходы элементов 2, 3 соединены с входом инвертора б, образуя второй выход 10 (Q2) 10 схемы, информационные входы 11 (Q1) и 12 (О 2) триг" гера подключены соответственно к входам элементов 1 и 2, выходы инверторов 5 и б соединены соответственно с входами элементов 3 и 4, прямые первый 13 и второй 14 управляющие входы схемы соединены соответственно с прямым управляющим входом элемента 1, инверсным управляющим входом элемента 4 и прямым управляющим входом элемента 2, инверсным управляющим входом элемента 3, а йн" версные первый 15 (С1) и второй 16

35 (С2) управляюдюе входы схемы соединены соответственно с инверсным управляющим входом элемента 1, прямым уп-, равляющим входом элемента 4 и инверсным управляющим входом элемента 2, - . прямым управляющим входом элемента 3.

На чертеже показана реализация элементов с третьим состоянием (1-4) в виде неинвертирующих двунаправленных ключей на ЩП-транзисторах разного типа проводимости.

Возможны и другие реализации этих элементов, например, в виде инвертирующих ключей на МДП-транзисторах, а также их произвольные сочетания в схеме. Необходимым условием при этом является требование образования в схеме бистабильного кольца (четное число инвертирующих элементов) в режиме хранения информации (С1=С2=0).

Возможны также и другие реализации схем 1-4, например, на биполярных транзисторах.

Д-триггер работает следующим образом, В режиме хранения информации на управляющих входах триггера установлены сигналы С1=С2=0 (С1=С2=1), которые закрывают прохожпение информации с входов 11 (D1), 12 (D2) триггера (элементы 1 и 2 находятся в отключенном или "третьем" состоянии) и открывают элементы 3 и .4, разрешая прохождение информации соответственно с выхода инвертора 5 через элемент

3 на вход инвертора б и с выхода инвертора 6 через элемент 4 на вход инвертора 5. Таким образом замыкается бистабильное (триггерное) кольцо, образованное инверторами 5 и 6, и на выходах 9 и 10 хранится предыдущая информация, например соответственно

Я1=Я и Q2=Q или Ц1=Г и Q2=Q При реализации схемы триггера на КМДПструктурах статическое потребление энергии в этом режиме практически отсутствует.

В режиме записи информации по одному из входов 01 (или D 2) устанавливается С1=1, C2=0 (или С2=1, С1=0) .

При этом открыты элементы 1,3 (или

2,4), а элементы 2,4 (или 1,3) за- . крыты и бистабильное кольцо в любом случае разрывается одним из управляющих сигналов, не препятствуя записи информации со соответствующему входу схемы. В укаэанном режиме осуществляется зались информации Q1=D2, Q2=Di (или Q2=D2, Q1=D2). Энергопотребления в этом режиме также практически нет, вследствие отсутствия состязаний логических уровней си г алов.

В режиме записи информации, одновременно по двум входам С1=С2=1 (С1=С2=0) элементы 1, 2 открыты, а

3,4 закрыты и на выходах Q1=D1, Q2=

=D2 т. е. схема триггера "распадается" на два независимых канала и энер-гопотребление также отсутствует. Этот режим может использоваться для улучшения контролепригодности цифровых устройств, использующих такой триггер.

Это объясняется возможностью "перевода" схем с памятью в обычные комбинационные логические схемы, проверка которых осуществляется намного легче.

Формула изобр ет ения

Д триггер, содержащий первый и второй элементы с третьим состоянием, 15999

Составитель А.Цехановский

Техред М.Ходанич Корректор С. 1ерни

Редактор N.Áàíäóðà

Заказ 3149 Тираж 666 . Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям:при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101 выходы которых соединены с входами соответственно первого и второго инверторов на КМДП-транзисторах, отличающийся тем, что, с целью снижения потребляемой мощности, в него введены третий и четвертый элементы с третьим состоянием, входы которых соединены с выходами соответственно первого и второго инверто- 10 ров, а выходы подключены соответственно к вйходам второго и первого элементов с третьим состоянием, прямой и инверсный управляющие входы

70 б первого элемента с третьим состоянием подключены соответственно к инверс- ;.ному и прямому управляюшим входам четвертого элемента с третьим состоянием, прямой и инверсный управляющие входы второго элемента с третьим состоянием подключены соответственно к инверсному и прямому управляющим входам третьего элемента с третьим состоянием, а истоки транзисторов р- и и-типа инверторов подключены соответственно к шине питания и к общей шине.