Постоянное запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано при проектировании запоминающих устройств с низким потреблением мощности в режиме хранения (тактируемых запоминающих устройств). Целью изобретения является повышение быстродействия и упрощение устройства благодаря введению в устройство схем формирования управляющих напряжений на элементах ИЛИ-НЕ 25, И-НЕ 23 и 24, инверторах 26,27 и формирователе 22 сигнала запрета. При этом сокращаются составляющие времени выборки, обусловленные задержками в формирователях управляющих сигналов, а также исключаются линейные элементы, трудно воспроизводимые в интегральном исполнении. 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН.ЯО (S1)S С 11 С 11/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н Д BTOPCHOMY СВИДЕТЕЛЬСТВУ

Фиг 1

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4483135/24-24 (22) 22.07.88 (46) 23.09.90. Бюл. К - 35 (72) Э,Э,Тенк (53) 681. 327. 66 (088, 8) (56) Авторское свидетельство СССР

У 788176, кл. G 11 С 11/40, 1978.

Авторское свидетельство СССР

1008791, кл. G ll С ll/40, 1981. (54) ПОСТОЯННОЕ ЗАПОМИНА10ЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано при проектировании запоминающих устройств с низким потреблением

2 мощности в режиме хранения (тактируемых запоминающих устройств), Цепью изобретения является повышение быстродействия и упрощение устройства благодаря. введению в устройство схем формирования управляющих напряжений на элементах ИЛИ-НЕ 25, И НЕ 23 и 24, инверторах 26, 27 и формирователе 22 сигнала запрета. При этом сокращаются составляющие времени выборки, обусловленные задержками в формирователях управляющих сигналов, а также исклю ают ся линейные элементы, труд— но воспроизводимые в интегральном исполнении, 2 ил.

1594603

Изобретение относится к вычислительнойй технике и может быть использовано при проектировании запоминающих устройств с низким потреблением мощности в режиме хранения (тактируемых запоминающих устройств).

Цель изобретения .- повышение быстродействия и упрощение устройства, а также исключение линейных элемен- . ® тов, трудно воспроизводимых в инте1.— ральном исполнении, На фиг . 1 приведена электрическая схема запоминающего устройства; на фиг. 2 — временные диаграммы, поясня- 1> ющие работу устройства, Устройство содержит накопитель 1, транзисторы 2 накопителя (элементы памяти), первый 3 и второй 4 дешифраторы, ключевые 5 и нагрузочне 6 тран- 20 зисторы дешифр атаров, адресные фор-. мирователи 7, ключевые 8 и нагрузочные 9 транзисторы адресных формирователей, шины первого 10, второго третьего 12 стробирующих сигналов, 2 адресные шины 13, шины 14 строк, шины 15 столбцов, блок 16 формирования выходного сигнала, первый элемент

И-НЕ 17, первый 18 и второй 19 блоки разрядных ключей, ключевой 20 и натрузочный 21 транзисторы инверторов блоков разрядных ключей„ формирователь 22 сигнала запрета работы в ак †. тивном режиме, второй 23 и третий 24 элементы И НЕ, элемент ИЛИ-НЕ. 25, пер-35 вый 26 и второй 2? инверторы, вход

28 обращения к устройству, адресные входы 29, информационный выход 30, шину 31 нулевого потенциала и шину 32 питания.

На фиг, 2 показаны напряжения U

U на соответствующих шинах напряже17 1з 9 твующих элементов и блоков напряжения U, U, на входе 28 обращения и выходе 30 устройства.

Устройство работает следующим о6.раз ом.

Ори отсутствии обращения к ЗУ, а гакже после фиксации считанной инфор 1ации в выходном блоке 16 осуществляется предэаряд адресных шин 13, шин

14 и 15 сурок и столбцов через нагрузочные транзисторы 9 и 6, стоки которых поцключены к шине 32 питания. Фор-55 мирователь 22 сигнала запрета работы устройства в активном режиме выполнен по схеме RS-триггера, 8-вход которого

ooåäèíåí с выходом второго блока разрядных ключей 19, R-вход — с выходом второго инвер тор а 27, Таким обр as ом, начало сигнала запрета работы адресных формирователей и дешифратора 3 соответствует моменту разряда шины 15 эталонного столбца блока 19, а конецмоменту конца сигнала на входе 28 обращения к устройству. На входы второго элемента И-HE 23 поступают сигнал обращения к устройству и сигнал запрета с выхода формирователя 22, На выходе элемента И-НЕ 23 вырабатывается первый стробирующий сигнал (шина

I0), который переводит адресные формирователи 7 в активное состояние путем соединения истоков транзисторов

8 с шиной 31 нулевого потенциала. В соответствии с кодом адреса на входах

ЗУ один из пары выходов каждого адресного формирователя разряжается. К выходам одного из адресных формиро" вателей 7 подключен элемент И-НЕ 17.

На входы третьего элемента И-НЕ 24 поступают сигналы с выходов элементов И-НЕ 17 и 23. через первый инвертор 26. На выходе элемента И-НЕ 24 вырабатывается второй стробирующий сигнал (шина 11). Этот сигнал активи". зирует первый дешифратор 3 путем подключения истоков транзисторов 5 к шине 31 нулевого потенциала. Тем самым создаются условия для разряда невыбранных.шин 14 строк через первый дешифратор 3. На входы элемента ИЛИ-НЕ

25 поступают сигналы с выходов элемента 23 и блока 18 разрядных ключей, который содержит эталонную шину 14 и элемент дешифр атор а (тр анзи сторы 5 и и 6), Элемент ИЛИ-НЕ 25 вырабатывает третий стробирующий сигнал (шина 12), который активизирует работу накопителя 1 и второго дешифратора 4 путем подключения истоков транзисторов 2 и

4 к шине 31 нулевого потенциала что создает условия для разряда выбранной шины 15 столбца накопителя через выбранный элемент памяти и невыбранных шин 15 столбцов через второй дешифратор 4.

Величина емкости шины 15 столбца накопителя зависит от кода информации, хранящейся в накопителе, поэто- ° му блок 19 аналогично блоку 18 содержит эталонную шину 15 столбца с максимально возможным числом транзис торов 2, имитирующих элементы памяти.

Кроме того, блок 19 содержит нагруэочный транзистор 6 и инвертор на

5 159 транзисторах 20 и 21 По окончании управляющего сигнала соответствующий блок (управляемый данным сигналом) переводи гся в режим предзаряда, Выходной блок 16 хранит считанную информацию, пока на его вход сброса через инвертор 27 не поступит сигнал установки в исходное состояние (сигнал окончания обращения к ЗУ).

Использование изобретения в схемах тактируемых запоминающих устройств позволяет практически полностью исключить из времени выборки сос". тавляющие, обусловленные задержками в формиров ателях управляющих сигналов, Формула из обр ете ния

Постоянное запоминающее устройство, содержащее накопитель, первый и второй дешифраторы, выход которых соединены соответственно с адресными и информационными входами накопителя первой и второй групп, прямой и инверсный входы адресных формирователей первой и второй групп соединены соответственно с информационными входами первого и второ го дешифратор ов, а ин4 формационные входы являются адресны" ми входами устройства, блок формирования выходного сигнала, информационные входы которого соединены с выходами второго дешифратора, а выход является информационным выходом устройства, первый элемент И-НЕ, входы ко-: торого соединены с выходами одного

4603

gC из адресных формиров ателей, первый блок разрядных ключей, входы первой группы которого соединены с выходами другого адресного формирователя, а входы второй группы — с выходами второго дешифратора, второй блок разрядных ключей, вхоцы которого соединены с выходами первого дешифратора, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и упрощения устройства, оно содержит второй и третий элементы И-НЕ, элементы

ИЛИ-НЕ, два инвертора и формирователь

15 сигмала запрета, первый вход которого соединен с выходом второго блока разрядных ключей, второй вход — с входом сброса блока формирования выходного сигнала и выходом первого инвертора, вход которого является входом обращения к устройству, входы второго элемента И-НЕ соединены .соответственно с входом первого инвертора и выходом формирователя сигнала запрета, а выход .соединен со стробирующими входами адресных формирователей, входом второго инвертора и первым входом элемента ИЛИ-HE второй вход которого соединен с выходом пер30 вого блока разрядных ключей, а выход со стробирующими входами второго дешифратора, накопителя и второго блока разрядных ключей, первый и второй входы третьего элемента И-HE соединены соответственно с выходом первого элемента И-НЕ и второго инвертора, а выход соединен со стробирующими входами первого дешифратора и первого блока разрядных ключей, 1594603 дьиоа

ЖУ

Мц

Составитель А.церюгин

Техред М. Дидык

Корректор Н,Ревская

Редактор О,Головач

Заказ 2833 Тираж 486 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб,, д. 4/5

11 II

Производственно-издательский комбинат Патент, г. Ужгород, ул. Гагарина, 101