Устройство для адресации буферной памяти

 

Изобретение относится к вычислительной технике и может быть использовано для последовательной адресации ячеек памяти буферного запоминающего устройства. Цель изобретения - упрощение устройства. Устройство содержит счетчики 1, 3, 5, мультиплексор 2, группу регистров 4 1,...,4 N, регистр 6, дешифратор 7, элементы ИЛИ 8 и 9, элементы 10 и 11 задержки, вход 12 синхронизации, входы 13 загрузки данных, входы 14 синхронизации загрузки, входы 15 загрузки адреса, выходы 16 адреса, выход 17 признака окончания цикла. Устройство позволяет в системах обработки данных с общим полем (блоком) памяти формировать адрес обращения к буферной памяти, которая может представлять собой как постоянную и непрерывную часть блока памяти, так и ряд буферных зон, разнесенных между собой в блоке памяти системы обработки данных. 1 ил.

ССЮЭ СОВЕТСНИХ

РЕСПУБЛИК.,SU„„1587517 А 1 (51)5 G 06 F 12/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГООУААРСТВЕННЫЙ КОМИТЕТ

ПЮ ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4468871/24-24 (22) 01. 08. 88 (46) 23.08.90. Бюл. В 31 (72) В.С. Лупиков (53) 681. 325 (088. 8) (56) Авторское свидетельство СССР

Ф 1163357, кл. С 06 F 12/00, 1985.

Авторское свидетельство СССР

В 1485255, кл. С 06 у 12/00, 1987. (54) УСТРОЙСТВО ДЛЯ АДРЕСАЦИИ БУФЕРНОЙ

ПАМЯТИ (57) Изобретение относится к вычислительной технике и маждет быть использовано для последовательной адресации ячеек памяти буферного запоминающего устройства. Цель изобретения - упро2 щение устройства ° .Устройство содержит ! счетчики 1 „3 5, мультиплексор 2, группу регистров 4,,...,4,, i регистр 6, дешифратор 7, элементы ИЛИ 8 и 9, элементы 10 и 11 задержки, вход 12синхронизации, входы 13 загрузки данных, входы 14 синхронизации загрузки, входы 15 загрузки адреса, выходы 16 адреса, выход 17 признака окончания цикла. Устройство позволяет в системах обработки данных с общим полем (блоком) памяти формировать адрес обращения к буферной памяти, которая может представлять собой как постоянную и непрерывную часть блока памяти, так и ряд буферных зон, разнесенных межЮ ду собой в блоке памяти системы обработки данных. 1 ил.

1587517

Изобретение относится к вычислительной технике и может быть использовано в качестве формирователя адре са буферного запоминающего устройства для последоватЮ ьной адресации ячеек памяти.

Цель изобретения — упрощение устройства.

На чертеже приведена структурная 10 схема устройства.

Устройство содержит первый счетчик, 1, мультиплексор 2, второй счетчик 3, группу регистров 4,...,4 „, третий счетчик 5, регистр 6, дешифратор 7, 15 элементы ИЛИ 8 и 9, элементы 10 и 11. задержки, вход 12 синхронизации, входы 13 загрузки данных, входы 14 синхронизации загрузки, входы 15 загрузки адреса, выходы 16 адреса и вы- 20 ход 17 признака окончания цикла.

Устройство работает следующим образом.

Устройство имеет два режима работы, а именно: режим загрузки адресуе- 25 мых регистров и режим формирования адресов обращения.

В режиме загрузки в,группу регистров 4„...,,4 „ производится запись.кодов начальных адресов зон блока памяти, отведенных для буферного запоминающего устройства и их информационных объемов, а в регистр 6 заносится код количества используемых в данном сеансе обмена регистров

4,...,4„.

В режиме загрузки каждого из регистров 4,,...,4 „ и регистра 6 на входы 13 и 15 устройства устанавливаются соответственно данные, загружае- 40 мые в регистр, и его адрес в сопровождении сигнала по входу 14 синхронизации загрузки. Запись данных в указанные регистры производится выходными сигналами дешифратора 7. В каждый из . 45 регистров 4,...,4„группы записывается код начального адреса 1-й...п-й зоны блока памяти, отведенной для буфера, и ее информационный объем, а в регистр

6 заносится код количества используе 50 мых в данном сеансе обмена регистров

4,,...,4„, который затем переписывается сигналом по входу 14 синхронизации, прошедшим элемент ИЛИ 9 и элемент 11 задержки, в счетчик 5. В этом режиме

55 последовательность загрузки регистров должна быль такова: регистр 6, регистр

4 с кодом начального адреса и объема первой буферной зоны, регистр 4 с кодом начального адреса и объема второй зоны блока памяти и т.д. В счетчик 1 данные (код начальнîrо адреса буферной зоны) записываются сигналом с входа 14 синхронизации загрузки, прошедшим элемент ИЛИ 8 и элемент 10 задержки. Этим же сигналом записывается код информационного объема в счетчик 3.

По окончанию режима загрузки устройство готово к работе в режиме формирования адресов обращения к блоку памяти.

Исходным для этого режима является состояние, при котором в счетчике 5 хранится код числа используемых регистров 4,...,4 „ группы, в счетчике т ° ° ° э

1, т.е. на адресных выходах 16 устрой- . ства установлен код начального адреса первой буферной зоны, а в счетчике

3 — информационный объем первой буферной зоны блока памяти..

При необходимости модификации адреса по входу 12 синхронизации поступает сигнал, который добавляет единицу к содержимому счетчика 1 и уменьшает на единицу содержимое счетчика

3, в котором фиксируется код текущего объема первой зоны буферной памяти.

Формирование последующих адресов обращения для первой буферной зоны производится в устройстве аналогично.

По окончании формирования адресов первой буферной зоны на выходе заема счетчика 3 появляется сигнал, который уменьшает на единицу содержимое счетчика 5. При этом выходные сигналы счетчика 5, воздействуя на адресные входы мультиплексора 2, подключают к информационным входам счетчиков 1 и 3 выходные сигналы регистра 4, в котором хранится соответственно начальный код адреса и информационный объем второй буферной зоны. Сигнал заема счетчика 3 проходит через элемент ИЛИ 8 и элемент 10 задержки и записывает в счетчики 1 и 3 соответственно код начального адреса и информационный объем второй буферной зоны. Формирование адресов второй буферной зоны и переход к последующим буферным зонам в устройстве производится аналогично.

По окончании формирования адресов обращения буферной памяти на выходе заема счетчика 5, т.е. на выходе 17 управления, появляется сигнал, свидетельствующий об окончании цикла формирования адресов. Этот сигнал через элемент ИЛИ 9 и элемент 11 задержки переписывает из регистра б в счетчик

Устройство для адресации буферной памяти, содержащее дешифратор, группу регистров, регистр, два элемента

ИЛИ, первый элемент задержки, мультиплексор и три счетчика, информационный вход и вход синхронизации дешифратора соединены с входами загрузки адреса и синхронизации загрузки устройства соответственно, выходы дешиф35

Составитель А. Баркина

Техред Л.Сердюкова Корректор M. Кучерявая

Редактор Н. Яцола

Заказ 2421 Тираж 560 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101

5 158751

5 код количества используемых регистров 4„,...,4 „ группы.

После выполнения записи в счетчик

5 из регистра 6 данных сигналом с выхода элемента 10 задержки (сигналом

5 заема счетчика 3, прошедшим элемент

ИЛИ 8 и элемент 10 задержки) производится запись информационного объема и начального адреса первой буферной зоны соответственно — счетчики 3 и 1, Для нормальной работы устройства величины задержек распространения сигналов на элементах 10 и 11 должны удовлетворять условиям: величина задержки распространения сигнала на элементе 11 задержки должна быть больше длительности сигнала по входу 12 синхронизации (длительности сигнала заема счетчика 3); величина задержки рас-20 пространения сигнала на элементе 10 задержки должна быть больше суммы времен задержки распространения сигналов на элементе 11 задержки, счетчике 5 (по информационным входам записи) и 25 задержки срабатывания мультиплексора 2.

Ф о р м у л а и з о б р е т е ° н и я

30 ратора соединены с входами записи регистра и регистров группы, информаци онные входы которых соединены с входом загрузки данных устройства, выходы регистров группы соепинены с информационными входами мультиплексора, первый выход которого соединен с информационным входом первого счетчика, выход которого является адресным выходом устройства, входы считывания первого и второго счетчиков соединены с входом синхронизации устройства, а входы записей первого и второго счетчиков соединены с выходом первого элемента задержки, вход которого соединен с входом синхронизации загрузки устройства и с первым входом второго элемента ИЛИ, информационный вход третьего счетчика соединен с выходом регистра, информационный выход третьего счетчика соединен с адресным входом мультиплексора, о т л ич а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит второй элемент задержки, вход которого соединен с выходом второго элемента ИЛИ, второй вход которого соединен с выходом устройства признака окончания цикла и выходом заема третьего счетчика, вход записи которorо соединен с выходом второго элемента задержки, а вход вычитания — с входом заема второго счетчика и вторым входом пер" вого элемента ИЛИ, счетный вход второго счетчика соединен с входом синхронизации устройства, а информационный вход второго счетчика соединен с вторым выходом мультиплексора.