Устройство для умножения чисел

 

Изобретение относится к вычислительной технике и может быть использовано при разработке арифметических устройств ЭВМ. Целью изобретения является повышение быстродействия устройства. Устройство содержит регистры 1, 2 множимого и множителя, блок 5 вычисления разрядного значения произведения, буферный регистр 3 и регистр 4 частичного произведения. 3 ил.

СОК)3 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) Ol> щ) G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPGHOMY СВИДЕТЕЛЬСТВУ

1 .

Фиг. 1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (2)) 4384753/24-24 (22) 29.02.88 (46) 30.06.90. Бюл. У 24 (72) А.А.Шостак.и В.В.Яскевич (53) 681,325(088.8) (56) Авторское свидетельство СССР

Н9 888109, кл. G 06 F 7/52, 1978.

Авторское свидетельство СССР

Р 1007101) кл. G 06 F 7/52, 1981.

2 (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЧИСЕЛ (57) Изобретение относится к вычислительной технике и может быть использбвано при разработке арифметических устройств ЭВМ. Целью изобретения является повышение быстродействия устройства. Устройство содержит регистры 1, 2 множимого и множителя, блок 5 вычисления разрядного значения произведения, буферный регистр 3 и регистр 4 частичного произведения. 3 ил.

1575!73

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических у тройств ЭВМ.

Цель изобретения — повышение быстродействия устройства.

На фиг.1 представлена функциональная схема устройства для умножения чисел; на фиг.2 — функциональная схе- !О ма блока вычисления разрядного значения произведения; на фиг.3 — временная диаграмма работы устройства для сыпучая, когда разрядность сомножителей п=4. !

, Устройство для умножения чисел содержит (фиг,1) регистр 1 множимого, регистр 2 множителя, буферный регистр

3, регистр 4 частичного произведения блок 5 вычисления разрядного значения произведения, управляющие входы 6-8 и !выход 9.

, Блок 5 имеет первый 10 второй 11 входы, первый 12, второй 13 выходы, третий 14, четвертый 15 входы и содер-25 от узел 16 умножения и преобразователь 17 многорядного кода в однорядны, построенный на узле 18 суммирования и сумматоре 19.

Регистр 1 множимого предназначен для хранения значения п-разрядного

ЗО мнЬжимого, Он представляет собой сд виговый регистр с кольцевым перено" сой и может быть выполнен на синхронных двухтактных П-триггерах, синхровходы которых соединены с входом сдвига регистра 1, Разрядность регистра 1 райна (пч 1) (n-разрядов множимого +

+ нулевая информация, используемая на каждом (и+1)-м такте).

Регистр 2 множителя предназначен

40 для хранения значения и-разрядного множителя, Он представляет собой сдвиговый регистр и может быть реализован на синхронных двухтактных П-триггерах, синхровходы которых соединены с входом сдвига регистра 2, Разрядность регистра.2 равна и.

Буферный регистр 3 предназначен для хранения значения старшего разряда разрядного значения произведения 50 получаемого на выходе 12 блока 5.

Он может быть выполнен на синхронных двухтактных 0-триггерах с входами устаиовки s нулевое состояние, при этом сийхровходы триггеров соединены с вхо-55 дом записи регистра 3.

Регистр 4 предназначен для хранения значения частичного произведения, получаемого на выходе 13 блока 5. Он представляет собой сдвиговый регистр и может быть реализован на синхронных двухтактных 0-триггерах с входами установки в нулевое состояние, при этом синхровходы триггеров соединсны с входом сдвига регистра 4, Разрядность регистра 4 равна и, В целях упрощения на схеме не показаны цепи установки в нулевое состояние регистров и цепи загрузки исходной информации в регистры.

Блок 5 предназначен для вычисления значения разрядного произведения сомножителей с учетом поступающей на его входы 14 и 15 информации. Блок 5 комбинационного типа и должен обеспечить выполнение функции:

F = A ° B + C + D, где А,В,С,D — одноразрядные числа.

На выходе узла 16 умножения формируется произведение сомножителей в многорядном (в частном случае в двухрядном) коде„ узел 18 суммирования преобразует многорядный код в код, удобный для обработки параллельным сумматором 19 с входным переносом, на выходах которого формируются в однорядном коде старший и младший разряды разрядного произведения сомножителей, Например, при использовании операндов, представленных в двоично-кодированной шестнадцатиричной системе счисления узел 16 формирует четырехраэрядный код произведения сомножителей, узел 18 в два этапа преобразует шестирядный код в код, который с помощью двухвходового сумматора 19 с входным переносом преобразуется в однорядный результат.

Устройство работает следующим образом, В исходном состоянии регистры 3 и

4 обнулены, в регистре 1 множимого хранится беэ знака и-разрядное значение множимого и "0". в его (и+1)-м разряде, в регистре 2 множителя хранится без знака и-разрядное значение множителя, Умножение в устройстве выполняется за и циклов, каждый из которых реализуэуется за (и+1) тактов, В течение одного цикла в устройстве формируется частичное произведение множимого на один разряд множителя, а также осуществляется.подсуммирование этого частич5 157 ного произведения к ранее накопленной сумме частичных произведений. На фиг.3 приведена диаграмма, поясняющая рабо- ту устройства в течение двух циклов для случая n=4 (например, 32-разрядные сомножители, представленные в

2 -256-ричной системе счисления).

Ниже кратко описывается работа в течение одного цикла, В первом такте .каждого цикла в блоке 5 осуществляется умножение соответствующего разряда множителя, хранимого в младшем разряде регистра 2 и поступающего на вход 10 блока 5, .на младший разряд множимого, поступающий на вход 11 блока 5 с выхода младmего разряда регистра 1, и прибавление к младшему разряду получившегося при этом произведения двух одноразрядных слагаемых, поступающих на входы

14 и 15 соответственно с выхода регистра 3 и выхода последнего разряда регистра 4, В конце такта по сигналу на входе 7 старший разряд сформированного разрядного произведения с выхода 12 блока 5 записывается в регистр 3, этим же сигналом производится сдвиг информации в регистрах I и 4, а по сигналу на входе 8 осуществляется установка в нулевое состояние первого разряда регистра 4, при этом младший разряд произведения, образованный на выходе 13 блока 5, хотя и подается на вход первого разряда регистра 4, но в него не записывается и поступает только на выход 9 устройства, где участвует в фдрмировании конечного результата.

Далее аналогично выполняются (n-1) тактов. Отличие состоит только в том,.что в конце каждого из этих тактов на вход 8 не подается управляющий сигнал, устанавливающий первый разряд регистра 4 в "0", и поэтому в первый разряд регистра 4 записывается информация, сформированная на выходе 13 блока 5, Последний (п+1)-й такт цикла выполняется аналогично (n-1) предыдущим, Отличие заключается только в том, что s конце данного такта на вход 6 подается сигнал, производящий сдвиг информации в регистре 2 множителя на один разряд в направлении младших разрядов, 6

Окончательное значение произведения сомножителей формируется san (п+1) тактов и выводится через выход 9 устройства, 5173

Ф о р мул а и з об р е т ения

Устройство для умножения чисел, содержащее регистры множимого и мно10 жителя, буферный регистр и регистр частичного произведения, а также блок вычисления разрядного значения произведения, причем первый управляющий вход устройства соединен с входом сдвига регистра множителя, второй управляющий вход устройства соединен с входом сдвига регистра множимого, входом записи буферного регистра и

20 входом сдвига регистра частичного произведения, первый вход блока вычисления разрядного значения произведения соединен с выходом младшего разряда регистра множителя, второй вход — с выходом младшего разряда регистра множимого, третий вход — с выходом буферного регистра, четвертый вход — с выходом старшего разряда регистра частичного произведения, первый выход блока вычисления

30 разрядного значения произведения соединен с информационным входом буферного регистра, а второй выход — с ин" формационным входом младшего разряда регистра частичного произведения

3 и с выходом устройства, третий управляющий вход которого соединен с входом установки в нулевое состояние младшего разряда регистра частичного произведения, при этом блок вычисления разрядного значения произведения содержит узел умножения, входы которого подключены к первому и второму входам блока вычисления разрядного значения произведения, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, блок вычисления разрядного значения произведения содержит преобразователь многорядного кода в однорядный, входы которого соединены с выходом узла умножения и с третьим ичетвертым входами блока вычисления разрядного значения произведения, первый и второй выходы ко торого соединены с выходами старшего

55 и младшего разрядов преобразователя многорядного кода в однорядный., 15751 73

12 73

Составитель В.Березкин

Техред Л.Сердюкова Корректор О,Ципле

Редактор Н.Киитулннец

Заказ 1785 Тираж 564 Подписное

ВНИИИИ Государственного комитета по изобретениям и открьггиям при ГКНТ CCCP

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101