Устройство для сопряжения источника информации с процессором

 

Изобретение относится к вычислительной технике и может быть использовано для ввода цифровой информации в систему обработки в реальном масштабе времени или предварительно записанной на носитель. Цель изобретения заключается в расширении функциональных возможностей за счет обеспечения возможности ввода информации в процессор в реальном масштабе времени. Устройство содержит блок памяти, мультиплексор, счетчики записи и чтения, триггеры записи и чтения, блок сравнения, сумматор, буферный регистр, регистр уставки, два элемента задержки, элемент И, элемент НЕ. 1 ил.

СОЮЗ COBETCHHX

Nk56

РЕСПУБЛИК (SS)S С 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ.

Il0 ИЭОаРЕТЕНИЯМ И ОТНРЫтИЯМ

ПРИ ГКНТ СССР

1 (21) 4471751/24-24 (22) 17.05.88 (46) 15.06.90. Бюл. 9 22 (72) Е.П. Сурин (53) 681.3 (088.8) (56) Авторское свидетельство СССР

У 1019428, кл. G 06 F 13/00, 1981 °

Авторское свидетельство СССР

9 989555, кл. С 06 F 13/00, 1981. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ИСТОЧНИКА ИНФОРМАЦИИ С ПРОЦЕССОРОМ (57) Изобретение относится к вычислительной технике .и может быть испольИзобретение относится к вычислительной технике и может быть исполь-. зовано для ввода цифровой информации в систему обработки в реальном масштабе времени или предварительно записанной на носитель, например на магнитную ленту.

Цель изобретения — расширение функциональных возможностей за счет обеспечения возможности ввода информации в процессор в реальном масштабе времени.

На чертеже изображена функциональная схема предложенного устройства.

Устройство содержит информационные входы устройства 1, блок 2 памяти,буферный регистр 3, выходные шины 4, мультиплексор 5, счетчик 6 чтения, счетчик 7 записи, сумматор 8, блок 9 сравнения, регистр 10 уставки, триггер

11 знписи, триггер 12 чтения, элемент И 13, элементы задержки 14, 15, элемент,НЕ 16, входная шина 17, шины

„„SU„„1571601 А 1 зовано для ввода цифровой информацни в систему обработки в реальном масштабе времени или предварительно записанной на носитель. Цель изобретения заключается в расширении функциональных возможностей за.счет обеспечения возможности ввода информации в процессор в реальном масштабе времени.

Устройство содержит блок памяти, мультиплексор, счетчики записи и чтения, триггеры записи и чтения, блок сравнения, сумматор, буферный регистр, регистр уставки, два элемента задержки, элемент И, элемент НЕ. I ил.

18, 19 готовности, шины 20, 21 записи С и чтения.

Устройство работает следующим образом.

В исходном состоянии счетчики 6,7 и триггер 11 находятся в состоянии р

"0", триггер 12 — в состоянии "1".

Элемент И 13 заперт логическим "0" с элемента НЕ 16. Мультиплексор 5 подключен на направление счетчика чтения

6. В регистр 10 уставки занесен из процессора код глубины заполнения блока 2 памяти. На шинах 18, 19 готовности логический "0". Вторая шина готовности 19 подключена к блоку прерывания процессора.

При поступлении на вход устройства

1 первого информационного слова синхроимпульс его сопровождения поступает на шину 20 записи устройства и устанавливает триггер 11 записи в состояние "1". Триггер 11 переключает мультиплексор 5 на направление счетчика 7

1571601

1 через вторую линию задержки 15 подаЬт команду записи на вход записи блоКа .2 памяти, а затем устанавливает себя (триггер 11 записи) в исходное состояние "О". Элемент И 13, состоящий в цепи чтения, на время операции записи

:блокируется сигналом с инверсного вы:хода триггера 11 записи, Задний фронт сигнала с прямого выхода триггера 11

, записи поступает на счетный вход счет-! ! чика записи и тем самым наращивает его состояние на единицу, подготавливая следующий адрес записи,для блока 2 ,памяти. Вследствие наличия разных ко- 15 дов на входах схемы 9 сравнения на ес (,выходе появится логический "0", кото:рый через элемент НЕ 16 откроет эле.мент И 13,. сигнал с выхода послецнего .установит в нуль триггер 12. Передний 2О ,фронт с инверсного выхода триггера чтения поступит на вход записи .буферного, регистра 3, а информация из блока памяти 2 перепишется в буферный регистр 3, при этом на первой шине 18 25 готовности появится логическая "1", сообщая процессору о наличии информации в устройстве. Второе и последующие информационные слова, поступающие на вход .устройства числрм не более, чем задано в регистре 10 уставки, будут с отработаны устройстврм аналогичным образом. В этот период процессор, если он освободится от решения других задач, анализирует состояние первой шины 18 готовности и.в случае. наличия логической "1," на последней процессор снимает информацию с выходных шин 4 буферного регистра 3. Строб приема информации в процессор поступает на 10

1 шину 21 .чтения и устанавливает триггер чтения в состояние "1". Прямой выход триггера 12 чтения через первую линию задержки 14 выставляет запрос на вывод очередного слова из блока 2 памяти в буферный регистр 3. Если в блоке памяти есть хоть одно славо и в этот момент не идет операция записи, т,е, триггер записи находится в состоянии

"0", то сигнал с выхода элемента И 13 сбрасывает в нуль триггер .12 чтения, который тем самым заносит очередное слово из блока памяти 2 в буферньФ регистр 3.

При съеме последнего слова с буфер-.

5э ного регистра 3 .код счетчика 7 чтения совпадает с кодом счетчика 6 записи, 1 и на выходе схемы 9 сравнения появится сигнал равенства, который своим передним фронтом установит счетчики

6, 7 записи и чтения в нуль и через элемент НЕ 16 заблокирует элемент

И 13. Триггер 1,2 чтения остается в состоянии "1", а первая шина готовности 18 — в состоянии "0".

Если процессор занят решением других задач и не анализирует состояние первой шины 18 готовности, то при заполнении блока 2 памяти до уровня, заданного в регистре 10 уставки, на выходе переноса сумматора 8, который вычитает из кода счетчика 7 записи код, занесенный в регистр 10 уставки, возникает логическая "1", которая по второй шине 19 готовности поступает в блок прерываний процессора и вызывает на выполнение программу приема из устройства, которая, как было описано, считывает информацию из устройства до конца.

Предложенное устройство позволяет осуществлять съем информации с выходных шин без предварительного запроса непосредственно. по команде "Прием", что позволяет применять данное устройство для работы с ЭВИ любой архитектуры.

Формула изобретения

Устройство для сопряжения источника информации с процессором, содержащее блок памяти, мультиплексор, блок сравнения, счетчик записи, счетчик чтения, триггер записи, триггер чтения, элемент И, адресный вход блока памяти подсоединен к выходу мультиплексора, первая группа информационных входов которого соединена с первой группой входов блока сравнения и с группой выходов счетчика записи, вторая группа информационных входов мультиплексора соединена с второй группой входов блока сравнения и с группой выходов счетчика чтения, причем S-вход триггера записи подсоединен к входу устройства для подключения к шине записи источника цифровой информации, инверсный выход триггера записи соединен с первым входом элемента И, а S-вход триггера чтення подключен к входу устройства для подключения к выходу "Чтение данных" процессора, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональHbm возможностей за счет обеспечения возможности ввода информации в проСоставитель Ь. Засорин

Редактор И. Келемеш Техред К,Xoдaнич Корректор А. Обручар

Заказ 1513 Тираж 566 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГЕНТ СССР

113035,.Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Ужгород, ул. Гагарина, 101

5 157 цессор в реальном масштабе времени, в него введены буферный регистр, регистр уставки, сумматор, элемент НЕ, два элемента задержки, причем группа информационных входов буферного регистра соединена с группой выходов блока памяти, группа информационйых вхоI дов которого соединена с группой информационных входов устройства для подключения к выходной шине данных истоЧника информации, вход записи буферного регистра соединен с выходом устройства для подключения к входу готовности чтения процессора, счетным входом счетчика чтения и инверсным выходом триггера чтения, прямой выход которого соединен с входом первого элемента задержки, выход которого связан с вторым входом элемента И, выход которого подключен к R-входу триггера чтения, третий вход элемента И соединен с выходом элемента НЕ, вход которого соединен с входами сброса счетчиков чтения и записи:и выходом "Равно"

Г блока сравнения, прямой и инверсный выходы триггера записи подключены к управляюшим входам мультиплексора,пря5 мой выход триггера записи подключен к счетному входу счетчика записи, а инверсный выход триггера записи соединен с входом второго элемента задержки, выход которого соединен с R-входом триггера записи и входом записи блока памяти, группа выходов счетчика запи" си соединена с первой группой информационных входов сумматора, вторая группа информационных входов которого соединена с группой выходов регистра уставки, группа информационных входов которого соединена с входом устройства для подключения к выходной шине данных процессора, выход буферного реги20 стра подсоединен к выходу устройства для подключения к входной шине данных процессора, а выход переноса сумматора соединен с выходом устройства для подключения к входу прерывания процес25 сора.