Узел идентификации адреса магистрального модуля

Авторы патента:

G06F9/34 - адресация или выборка операнда команды или результата (трансляция адреса G06F 12/00)

Изобретение относится к области цифровой вычислительной техники. Целью изобретения является расширение функциональных возможностей. Узел идентификации адреса магистрального модуля содержит два блока сравнения, источник постоянного кода адреса модуля, регистр адреса модуля, двухвходовой элемент И, двухвходовой элемент И с одним инверсным входом, группу шин постоянного кода адреса модуля, группу шин действующего кода адреса модуля, группу шин текущего кода адреса модуля, шину сигналов настройки, выходную шину. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТ ИЧЕСНИХ

РЕСПУБЛИК (51) 5 С 06 F 9/34

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н A ВТОРСИОМУ СВИД=ТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ П(НТ СССР

1 (21) 2364222/24-63 ! 2) 22. 03. 76 (46) 07. 06. 90. Бюл. У 21 (75) А.В.Новокайдатских (53) 681.325(088.8) (56) Соучек Б. Микропроцессоры и микроЭВМ. вЂ” М.: Сов.радио, 1979, с, 272. 54,. УЗЕЛ ИДЕНТИФИКАЦИИ ЩРЕСА МАГИ ;" РАЛЬНОГО МОДУЗИ

-;57) Изобретение относится к области, :.,фровой вычислительной техники. ЦеИзобретение относится к цифровой вычислительной технике.

)!ель изобретения вЂ” расширение .оункциональных возможностей.

На чертеже представлена структурная схема узла идентификации адреса магистрального модуля.

Узел идентификации адреса магистрального модуля содержит блоки 1 и 2. сравнения, источник 3 постоянного кода адреса модуля, регистр 4 адреса

:: дуля, двухвходовой элемент И 5, вухводовой элемент И 6 с одним инRap.HbIM BxopoM> Fp II7 IIMH 7 II0cTQBH

- о кода адреса модуля, группу шин 8 ействующего кода адреса модуля, группу шин 9 текущего адреса модуля, шину 10 сигналов настройки, выходную шину 11. Шины 7 вЂ” 10 входят в состав магистрали 12.

Входы блока 1 сравнения соединены с выходами источника 3 постоянного

„„SU„„1569830 А1

2 лью изобретения является расширение функциональных возможностей. Узел идентификации адреса магистрального модуля содержит два блока сравнения, источник постоянного. кода адреса модуля, регистр адреса модуля, двухвходовой элемент И, двухвходовой элемент И с одним инверсным входом, группу шин постоянного кода адреса мод ля, группу шин действующего кода адреса модуля, группу шин текущего кода адреса модуля, шину сигналов настройки, выходную шину. 1 ил. кода адреса модуля, другие входы блока 1 сравнения соединены с группой шин 7 постоянного кода адреса модуля, С выход блока 1 сравнения соединен с вторым входом двухвходового элемента

И 5, первый вход которого подключен к шине 10 сигнала настройки, выход двухвходового элемента И 5 подключен к входу управления записью регистра 4 адреса модуля, информационные входы которого соединены с группой шин 8 действующего кода адреса модуля, выходы регистра 4 адреса модуля подключены к первым входам блока 2 сравнения, вторые входы которого соединены с группой шин 9 текущего кода адреса модуля, выход блока 2 сравнения соединен с прямым входом двухвходового элемента И 6 с одним инверсным входом, инверсный вход которого соединен с шиной 10 сигналов. настройки, выход двухвходового элемента И б с одним инверсным входом соединен с выходной шиной 11.

1569830

Узел идентификации адреса магистрального модуля работает следующим об( разом.

При подаче на шину 10 сигнала на5 . стройки сигнала единичного уровня в регистр 4 адреса модуля осуществляется запись адреса, передаваемого по группе шин 8 действующего кода адре- са, для чего на группу шин 7 постоян- 10 ного кода адреса модуля подается адрес, код которого равен коду, выдаваемому источником 3 постоянного кода адреса модуля. При этом на выходе блока 1 сравнения возникает сигнал, потупающий через двухвходовой элемент

5 на вход управления записью регистра 4 адреса модуля, который фиксирует адрес, поступивший на его информационные входы. 2О

После этого узел идентификации ад-! реса магистрального модуля готов к

f дальнейшей работе.

Информация с выхода регистра 4 ад- 25 реса модуля подается на вход блока 2 сравнения,,на другой вход которого поступает код по группе шин 9 текущего кода адреса, и одновременно на шину 10 сигналов настройки подается сигнал нулевого уровня. При совпадении текущего кода адреса с содержимым регистра 4 адреса модуля на выходной шине 11 формируется сигнал."1", который служит для включения в работу магистрального модуля.

Формула из обретения

Узел идентификации адреса магистрального модуля, содержащий первый блок сравнения, одни входы которого соединены с выходами источника постоянного кода адреса модуля, а вторыевЂ” с группой шин постоянного кода адреса модуля, отличающийся тем, что, с целью расширения функциональных возможностей, он дополнительно содержит второй блок сравнения, регистр.. адреса модуля, двухвходовый элемент И и двухвходовый элемент И с одним инверсным входом, причем выход первого блока сравнения соединен с вторым входом двухвходового элемента И, первый вход которого подключен к шине сигнала настройки, выход двухвходового элемента И подключен к входу управления записью регистра адреса модуля, информационные входы которого соединены с группой шин действующего кода адреса модуля, выходы регистра адреса модуля подключены к первым входам второго блока сравнения, вторые входы которого соединены с группой шин текущего кода адреса модуля, выход второго блока сравнения соединен с прямым входом двухвходового элемента И с одним инверсным входом, инверсный вход которого соединен с шиной сигнала настройки, выход двухвходового элемента И с одним инверсным входом соединен с выходной шиной.

1569830

Составитель И.Семина

Техред M.Дидык Корр ек тор Т . Палий

Редактор Л.Зайцева

Заказ 1450 Тираж 569 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

Узел идентификации адреса магистрального модуля

Изобретение относится к вычислительной технике и предназначено для реализации простого взаимодействия с оперативной памятью микропроцессорных систем

Узел идентификации адреса магистрального модуля // 1538171

Изобретение относится к цифровой вычислительной технике и может быть использовано в модулях микропроцессорных систем с магистральной структурой

Устройство для формирования адресов операндов процессора быстрого преобразования фурье // 1444814

Изобретение относится к вычислительной технике, к устройствам для выполнения быстрого преобразования Фурье , которые могут быть применены в системах цифровой обработки сигналов

Устройство для формирования адресов процессора быстрого преобразования фурье // 1324037

Изобретение относится к области авд-оматики и вычислительной техники и предназначено для использования в составе специализированных процессоров быстрого преобразования Фурье

Устройство для формирования адресов процессора быстрого преобразования фурье // 1315998

Изобретение относится к вычислительной технике и может быть использовано в цифровых процессорах обработки сигналов

Устройство для адресации процессора быстрого преобразования фурье // 1305711

Изобретение относится к автомати ке и вычислительной технике и может быть использовано в системах цифровой обработки сигналов при построении процессоров быстрого преобразования Фурье

Устройство для формирования адресов процессора быстрого преобразования фурье // 1298766

Устройство для адресации процессора быстрого преобразования фурье // 1298765

Устройство для формирования адресов процессора усеченного быстрого преобразования фурье // 1278883

Изобретение относится к радиотехнике и вычислительной технике и может быть использовано в устройствах цифровой обработки сигналов

Устройство для формирования адресов алгоритма быстрого преобразования фурье // 1233167

Изобретение относится к автоматике и вычислительной технике

Устройство для модификации адреса в цифровой сети // 2084950

Устройство для параллельного формирования адресов // 1575181

Изобретение относится к вычислительной технике и может быть использовано в параллельных вычислительных системах с общим управлением и с основной памятью, состоящей из нескольких независимо адресуемых блоков

Устройство для формирования адресов процессора быстрого преобразования фурье // 1605255

Изобретение относится к вычислительной технике и может быть использовано в составе процессора БПФ

Контроллер памяти команд // 1617440

Микропрограммное устройство управления с контролем // 1647565

Устройство для вычисления линейной свертки // 1681309

Изобретение относится к вычислительной технике и может быть использовано в автоматических и вычислительных устройствах для осуществления вычисления линейной свертки

Устройство для формирования адресов процессора быстрого преобразования фурье // 1691853

Изобретение относится к вычислительной технике и может быть использовано в составе процессоров быстрого преобразования Фурье или быстрого преобразования в базисах ортогональных функций, используемых в спектроанализаторах

Устройство для формирования исполнительных адресов // 1837285

Сравнение и замена позиции таблицы динамической трансляции адреса // 2550558

Изобретение относится к области обработки данных в вычислительной среде. Техническим результатом является обеспечение замены позиции таблицы динамической трансляции адреса (DAT). Компьютерно-реализуемый способ сравнения первой и второй позиций таблицы трансляций адресов включает: определение при помощи процессора, по коду операции выполняемой машиной команды, которая подлежит выполнению, что команда является командой на сравнение и замену позиции таблицы DAT, причем команда включает поле R1 и поле R2; и выполнение команды процессором, причем выполнение включает: получение первоначального второго операнда из ячейки памяти, указанной регистрами четно-нечетной регистровой пары, назначенной полем R2 команды; сравнение первого операнда и полученного первоначального второго операнда, причем первый операнд содержится в регистре с четным числом (четном R1) четно-нечетной регистровой пары, назначенной полем R1 команды; хранение содержимого четного регистра R1 в позиции второго операнда в качестве нового второго операнда на основе первого операнда, который равняется первоначальному второму операнду. 2 н. и 12 з.п. ф-лы, 7 ил.

Команда векторного типа для поиска равнозначного элемента // 2585975

Изобретение относится к вычислительной технике. Технический результат заключается в повышении эффективности обработки символьных данных. Способ выполнения машинной команды в центральном процессоре, в котором принимают решение о том, содержит ли поле маски флаг поиска нуля, на основе поля маски, содержащего флаг поиска нуля, выполнение поиска во втором операнде равного нулю элемента, причем в результате предоставляют индекс равного нулю элемента, содержащий либо индекс найденного в результате поиска равного нулю элемента, либо длину вектора, если равных нулю элементов не найдено, сравнение каждого элемента второго операнда с каждым элементом третьего операнда на предмет равенства их значений, причем в результате предоставляют индекс сравнения, содержащий либо индекс найденного в результате сравнения элемента с равенством значений, либо длину вектора, если равнозначных элементов не найдено, формирование результата, причем, если поиск равного нулю элемента не выполнялся, то результат содержит индекс сравнения, если поиск равного нулю элемента выполнялся, то результат содержит минимальное из значений индекса сравнения и индекса равного нулю элемента. 3 н. и 8 з.п. ф-лы, 18 ил.