Преобразователь кодов с иррациональным положительным основанием в коды с иррациональным отрицательным основанием

 

Изобретение относится к вычислительной технике. Цель изобретения - увеличение быстродействия преобразователя за счет уменьшения количества тактов суммирования. Преобразователь содержит регистр 5, в котором хранятся разряды входного кода числа, соответствующие отрицательным весам выходного кода

сдвиговый регистр 6, в который записывается содержимое регистра 5 и производится сдвиг на один разряд вправо

блок 8 приведения кодов Фибоначчи к минимальной форме, обеспечивающий получение максимальной формы кодовой комбинации, содержащейся в регистре 5. Блок 7 элементов запрета обеспечивает выполнение операции гашения единиц. Коммутатор 2 по командам блока 9 синхронизации обеспечивает подключение к входу регистра 5 выходов блока 7 элементов запрета, блока 8 приведения кодов Фибоначчи к минимальной форме и входа 1. Регистр 3 и фибоначчиевый сумматор 4 формируют выходной код. 3 ил., 2 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„,SU„„1566486

А1 ц1)5 Н 03 M 7/30

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К АBTOPGKOMY СВИДЕТЕЛЬСТВУ (21) 4463996/24-24 (22) 21.07.88 (46) 23.05.90. Бюл. М- 19 (71) Винницкий политехнический институт (72) В.В.Сержанов, Н.А.Соляниченко, О.В.Христорис и В.И.Сачанюк (53) 681.31(088.8) (56) Авторское свидетельство СССР

N 996600779922, кл. Н 03 M 7/30, 1980.

Авторское свидетельство СССР

У 1462456, кл. Н 03 М 7/30, 18.08.87. (54) ПРЕОБРАЗОВАТЕЛЬ КОДОВ С ИРРАЦИОHAJIbHblM II0JI0IKHTEJIbHbIM ОСНОВАНИЕМ В

КОДЫ С ИРРАЦИОНАЛЬНЫМ ОТРИЦАТЕЛЬНЫМ

ОСНОВАНИЕМ (57) Изобретение относится к вычислительной технике. Цель изобретения увеличение быстродействия преобразователя эа счет уменьшения количества

2 тактов суммирования. Преобразователь содержит регистр 5, в котором хранятся разряды входного кода числа, соответствующие отрицательным весам выходного кода; сдвиговый регистр 6, в который записывается содержимое регистра 5 и производится сдвиг на один разряд вправо; блок 8 приведения кодов Фибоначчи к минимальной форме, обеспечивающий получение максимальной кодовой комбинации, содержащейся в регистре 5. Блок 7 элементов запрета обеспечивает выполнение операции гашения единиц. Коммутатор 2 по командам блока 9 синхрош.зации обеспечивает подключение к входу регистра 5 вы- д ходов блока 7 элементов запрета, блока 8 приведения кодов Фибоначчи к ми- /фью нимальной форме и входа 1. Регистр 3 и фибоначчиевый сумматор 4 формируют выходной код. 3 пл., 2 табл..1566486

Изобретение относится к вычислительной технике и может быть использовано для преобразования кодов с иррациональным положительным основанием в коды с иррациональным отрицательным основанием.

Целью изобретения является повышение быстродействия.

Hà фиг.l представлена схема преоб- 1О разователя кодов с иррациональным положительным основанием в коды с иррациональным отрицательным основанием; на фиг.2 — схема блока синхронизации; на фиг.3 — временная диаграмма, поясняющая работу.

Преобразователь (фиг.l) содержит информационный вход 1 преобразователя, коммутатор 2, первый регистр 3, фибоначчиевый сумматор 4, второй регистр 5, сдвиговый регистр 6, блок 7 элементов запрета, блок 8 приведения кодов Фибоначчи к минимальной форме, блок 9 синхронизации, тактовый вход

10 преобразователя, вход ll запуска 25 преобразователя, выход 12 преобразователя и элемент ИЛИ 13.

Блок 9 синхронизации (фиг.2) содержит элемент HE 14, первый триггер

l5, второй элемент И 16, первый элемент ИЛИ 17, второй триггер 18, третий элемент И 19, четвертый элемент

И 20, третий 21, четвертый 22 и пятый

23 триггеры, второй 24 и третий 25 элементы ИЛИ, пятый 26, шестой 27 и

35 седьмой 28 элементы И, первый формирователь 29 импульсов, первый элемент

30 задержки, второй формирователь 31 импульсов, второй элемент 32 задержки, первый элемент И 33, причем вход 10 преобразователя соединен с первым входом первого элемента И 33, выход которого соединен с входом элемента

НЕ 14, счетным входом первого триггера 15, первым входом второго элемен- 45 та И 16, выход элемента НЕ 14 соединен со счетным входом второго триггера 18, первым входом третьего элемента И 19 и первым входом четвертого элемента И 20, вход 11 преобразователя соединен с входами установки в нуль триггеров 22, 23, 21„ 15 и 18 и первыми входами элемента ИЛИ 17„ второго элемента ИЛИ 24, третьего элемента ИЛИ 25, и служит восьмым вы55 ходом блока 9, прямой выход второго триггера 18 соединен со счетным входом четвертого триггера 22, вторыми входами четвертого элемента И 20 и второго элемента И 16, инверсный выход второго триггера 18 соединен с вторым входом третьего элемента И 19, инверсный выход третьего триггера 21 соединен с вторым входом первого элемента И 33, прямой выход первого триггера 15 соединен со счетным входом пятого триггера 23 и первым входом пятого элемента И ?6, инверсный выход первого триггера 15 соединен с первым входом шестого элемента И 27, прямой выход четвертого триггера 22 соединен с третьим входом второго элемента И 16 и первым входом седьмого элемента И 28, второй вход которого соединен с прямым выходом второго триггера 18, инверсный выход четвертого триггера 22 соединен с третьими входами третьего 19 и четвертого 20 элементов И, инверсный выход пятого триггера 23 соединен с вторыми выходами пятого 26 и шестого 27 элементов И, выход третьего элемента И 19 соединен с входом первого формирователя 29 импульсов и является десятым выходом блока 9, выход первого формирователя 29 импульсов соединен с вторыми входами третьего 25 и первого

17 элементов ИЛИ, выход второго элемента И 16 является девятым выходом блока 9, выход первого элемента ИЛИ

17 соединен с входом первого элемента

30 задержки, выход седьмого элемента

И 28 соединен с входом второго формирователя 31 импульсов и служит вторым выходом блока 9, выход второго формирователя 31 импульсов соединен с третьим входом третьего элемента ИЛИ

25, выход четвертого элемента И 20 соединен с вторым входом элемента

ИЛИ 24, выход которого является седьмым выходом блока 9, выход первого элемента 30 задержки соединен с входом второго элемента 32 задержки и служит пятым выходом блока 9, выход второго элемента 32 задержки служит шестым выходом блока 9, выход элемента ИЛИ 13 соединен с инверсным входом установки в единицу третьего триггера 21, выход пятого элемента И 26 является первым выходом блока 9, выход третьего элемента ИЛИ 25 является третьим выходом блока 9, выход шестого элемента И 27 является четвертым выходом блока 9.

Блок 7 элементов запрета реализует функцию, представленную таблицей истинности (табл.l).

15664

Таблица! х,(регистр 5 х (сдвигог вый регистр 6) О

О

1О

Блок 7 элементов запрета стробируется единичным сигналом четвертого выхода блока 9.

Преобразователь (фиг.l) работает следующим образом.

Например, на вход преобразователя поступает код числа 17 °

Веса разрядов входного кода

13 8 5 3 2 1 1

Входной код числа 17

1 0 0 I 0 1 0

Веса разрядов выходного кода

l3 -8 5 -3 2 — 1 I.

На управляющий вход 10 преобразователя кодов поступает тактовая частота 30 (фиг.3a). Входной код подается на вход 1.

По приходу импульса на вход ll преобразователя (фиг.Зв) триггеры 15, I8, 21 23 устанавливаются в нулевое состояние (фиг.3d, е, f, h). По команде с восьмого выхода блока 9 (фиг.3p) коммутатор 2 подключает вход

1 к входу и-разрядного регистра 5 и по команде с третьего выхода блока 9 40 (фиг.Зк) производится запись информации. В регистр 5 записываются разряды входного кода числа, соответствующие отрицательным весам выходного кода. В регистр 5 записывается код 45

0001010.

По команде с седьмого выхода блока 9 (фиг.3o) разряды входного кода числа, соответствующие положительным весам выходного кода, записываются в и-разрядный регистр 3. В регистр 3 записывается код 1 0 О О 0 0 О.

По команде с пятого выхода блока 9 (фиг.3m) переписывается содержимое регистра 5 в сдвиговый п-разрядный регистр 6. В сдвиговый регистр 6 записывается код 0 0 0 1 0 1 О.

По команде с шестого выхода блока

9 (фиг.3n) осуществляется сдвиг со86 6 держимого сднигоного регистра 6 на разряд "1" в сторону младших разрядов. В сдвиговом регистре 6 — код

0 0 0 0 1 0 I.

По команде с второго выхода блока

9 (фиг.Çj) в блоке 8 прИведения кодов

Фибоначчи к минимальной форме получаем максимальную форму кода, записанного в регистре 5. По команде с девятого выхода блока 9 (фиг.3q) коммутатор 2 коммутирует выход блока 8 приведения кодов Фибоначчи к минимальной форме с входом регистра 5 и по команде с третьего выхода блока 9 (фиг.Зк) максимальная форма кода записывается в регистр 5. В регистре 5 записывается код 0 0 0 0 1 I

По команде с первого выхода блока 9 (фиг.Зк) фибоначчиевый сумматор

4 осуществляет сложение разрядов кода, записанного в регистре 5, которые соответствуют положительньпч весам выходного кода, с содержимым регистра 3, а по команде с седьмого выхода блока 9 (фиг.3o) содержимое фибоначчиевого сумматора 4 записывается в регистр 3. Содержимое регистра 3

1 0 0 0 1 0 I.

По командам с третьего, четвертого и пятого выходов блока 9 (3 к, е, m) при помощи блока 7 элементов запрета осуществляется гашение единиц кода, записанного в регистре 5, соответствукицих единицам кода, записанного в сдвиговом регистре 6.

Содержимое регистра 5

0 О 0 О l 1 1

Содержание сдвигового регистра 6

0 0 0 О 1 О 1

Содержание регистра 5

О О 0 О 0 1 О

Одновременно по команде с десятого выхода блока 9 (фиг.3r) коммутатор 2 соединяет выход блока 7 элементов запрета с входом регистра 5. Этим заканчивается первый такт преобразования.

Преобразование осуществляется до тех пор, пока в кодовой комбинации на выходах элемента 1ПИ 13 есть хотя бы одна единица. Если на вход блока

9 поступает с выхода элемента ИЛИ 13 нулевое значение, триггер 21 устанавливается в единичное состояние, и преобразование заканчивается. В регистре 3 формируется выходной код

1 О 1 О О 1 О, поступающий на

1566486

Т а блица 2

RG 5

13853211

RG 6

Операция

Такт

RG 3

13 -8 5 -3 2 †I

Начальная установка

О 1 О 1 О 1 0

О О О О О 0 О

Запись в регистр 6

О 1 О 1 О 1 О

0010101

Сдвиг

Получение максимальной фо pMbl

О О I 1 1 I 1

О О I О 1 О I

Сложение

Гашение единиц

О О О 1 О 1 О

Запись в регистр 6

О О О 1 О 1 О

О О О О 1 О I

Сдвиг

Получение максимальной формы

0000111

Сложение

Гашение единиц

О О I О 0 1

О 000010

Запись в регистр 6

О О О О О I 0

О О О О О О 1

Сдвиг

Получение максимальной формы

О 00000 1

Сложепие

Гашение единиц

1 О О О О I О

О 000000

Запись в регистр 6

0 0 0 0 0 0 0

55 выход 2 преобразователя. Полученная кодовая комбинация соответствует числу !7, представленному в коде с иррациональным отрицательным основанием. формула изобретения

Преобразователь кодов с иррациональным положительным основанием в коды с иррациональным отрицательным основанием, содержащий коммутатор первый регистр, фибоначчиевый сумматор, блок приведения кодов Фибоначчи к минимальной форме, блок синхронизации и элемент ИЛИ, причем тактовый вход и вход запуска преобразователя соединен с соответствующими входами блока синхронизации, вход окончания которого соединен с выходом элемента

Приведем в виде табл. 2 пример пре образования: входной код

О 0 0 1 О.

И11И, информационный вход преобразователя соединен с первым информационным входом коммутатора, второй информационный вход которого соединен с выходом блока приведения кодов Фибоначчи к минимальной форме, выход первого регистра соединен с входом первого слагаемого фибоначчиевого сумматора и является выходом преобразователя, выход фибоначчиевого сумматора соединен с информационным входом первого регистра, первый и второй выходы блока синхронизации соединены соответст1 66486 с входом второго слагаемого Фибоначвенно, с входом разрешения фибоначчи еного сумматора и с входом разрешеш»я блока приведения кодов Фибоначчи к минимальной форме, о т л и ч а ю шийся тем, что, с целью повышения быстродействия, он содержит второй регистр, сдвиговый регистр и блок элементов запрета, причем информационный вход преобразователя соединен с информацион»»ым входом первого регистра, выход коммутатора соединен с информационным входом второго регистра, выход которого соединен с первым информационным входом блока элемента запрета, с информационным входом сдвигового регистра, с информационным входом блока приведения кодов Фибоначчи к минимальной форме и чиевого сумматора, в»»ходы разрядов сдвигового регистра соединены с вхо— дами разрядов управляющего входа бло5 ка элементов запрета и с входал»и элемента ИЛИ, с третьего по десятый выходы синхронизации соединены соответственно с входом разрешения записи второго регистра, с вторым информационным входом блока элементов запрета, с входами разреп»ения записи и сдвига сдвигового регистра, с входом разрешения записи первого регистра, с первым, вторым и третьим управляющими входами коммутатора, третий информационный вход которого соединен с выходом блока элементов запрета.

1566486 а Ь./Ю

8 дую/

С 03 е Т>

У Ту з

Тр г 1Вэи ,/ 7 "Ьа

А Уйр

1 4"Й уу 5 ®

/т бйВИ

Р 7liln

РРЬ ф Я Ь

r

Составитель А. Клюев

Редактор И.Шулла Техред M. Лидык Ко рре кто р Т . Малец

Заказ 1229 Тираж 658 Подписное

ВНИИПИ Государственного комитета по иэобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-иэдательский комбинат "Патент", r, Ужгород, ул. Гагарина, 1П1