Оперативное запоминающее устройство с коррекцией ошибок

 

Изобретение относится к вычислительной технике и может быть использовано в основных запоминающих устройствах цифровых ЭВМ и специализированных вычислителей. Цель изобретения - повышение надежности устройства. Устройство содержит матричные накопители 1, дешифраторы 2 строк, дешифраторы 3 столбцов, регистр 4 данных, кодер 5, декодер 6, регистр 7 адреса строк, регистр 8 адреса столбцов, мультиплексоры 9 и 10, запоминающие элементы 11 и элементы НЕ 12. В устройстве осуществляется "поворот" матричных накопителей (для этого накопители должны быть квадратными), содержащих, например, дефектные столбцы, так, что устройство содержит, например, только дефектные строки. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИ Х

РЕСПУБЛИК (1) s 6 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4484244/24-24 (22) 06,07.88 (46) 23.05.90. Бюл. ¹ 19 (71) Воронежский политехнический институт (72) А.B.Àøихмин и В, Н. Кондращен ко (53) 681.327(088.8) (56) Е lectronics, 1982, v. 55, N 5, рр. 539 — 544.

Зарубежная электронная техника.

Сборник обзоров, 1985, ¹ 10, с. 56. (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК (57) Изобретение относится к вычислительной технике и может быть использовано в

„„SU„„1566414 А 1

2 основных запоминающих устройствах цифровых ЭВМ и специализированных вычислителей. Цель изобретения — повышение надежности устройства. Устройство содержит матричные накопители 1, дешифраторы 2 строк, дешифраторы 3 столбцов, регистр 4 данных, кодер 5, декодер 6, регистр 7 адреса строк, регистр 8 адреса столбцов, мультиплексоры 9 и 10, запоминающие элементы 11 и элементы НЕ 12. В устройстве осуществляется "поворот" матричных накопителей (для этого накопители должны быть квадратными), содержащих, например, дефектные столбцы, так, что устройство содержит, например, только дефектные строки. 1 ил.

1566414

Изобретение относится к вычислительной технике и может быть использовано в основных запоминающих устройствах цифровых 3ВМ и специализированных вычислителей.

Цель изобретения — повышение надежности устройства, На чертеже показана структурная схема оперативного запоминающего устройства с коррекцией ошибок.

Оперативное запоминающее устройство с коррекцией ошибок содержит К матричных накопителей 1> — 1к, К дешифраторов

2> — 2к строк и К дешифраторов 3i — Зк столбцов. Запоминаемая информация поступает в регистр 4 данных на М бит (М К), выход которого соединен с входом кодера 5, осуществляющего избыточное кодирование

М бит информации К-разрядным кодом с минимальным кодовым расстоянием три, Декодер 6 осуществляет декодирование с исправлением однократных ошибок. М-разрядный выход декодера 6 является выходом устройства, -разрядный адрес ячейки памяти, к которой осуществляется обращение (для записи или считывания), разделен на адрес строки и адрес столбца с одинаковым числом разрядов, которые помещаются, соответственно, в регистр 7 адреса строки и регистр 8 адреса столбца.

Устройство также содержит первую группу мультиплексоров 9 -9к,вторую группу мультиплексоров 10 — 10к, а также запоминающие элементы 11> — 11к, составляющие вместе с элементами НЕ 121 — 12к элементы 13> — 13к памяти устройства.

Оперативное запоминающее устройство работает следующим образом.

В каждом накопителе 1> -1v, допускается наличие одного дефектного столбца или одной дефектной строки, а также случайно расположенных отдельных дефектных запоминающих ячеек. Расположение дефектных элементов накопителей предварительно определяется при технологическом тестировании или при тестировании запоминающего устройства операционной системой. Информация, получаемая при тестировании, используется при формировании данных, записываемых в запоминающие элементы

11 — 11к, разрядность каждого из которых равна единице. Если осуществляется технологическое тестирование накопителей, то запоминающие элементы представляют собой постоянные запоминающие устройства, программируемые в процессе изготовления кристаллов. При тестировании операционной системой в качестве запоминающих элементов используются триггеры, устанавливаемые в процессе тестирования (блоки и связи, необходимые для -анесения инфор5

55 мации в триггеры, в последнем случае, не принципиальны для работы устройства и не показаны на функциональной схеме).

В результате тестирования определяются накопители (номера разрядов), содержащие дефектные столбцы. В запоминающие элементы, соответствующие этим накопителям, записываются единицы. B остальные запоминающие элементы записываются нули, При этом на управляющие входы мультиплексоров 9i-9v, в разрядах, не содержащих дефектных столбцов, подается сигнал логического нуля, а на управляющие входы мультиплексоров 10 — 10 к (через элементы НЕ 12 — 12к ) сигнал логической единицы. В разрядах, содержащих дефектные столбцы, сигналы на управляющих входах первого и второго мультиплексоров принимают значения логической единицы и логического нуля соответственно. Таким образом, в разрядах, не содержащих дефектных столбцов, данные с регистра 7 через мультиплексоры 9i — 9к подаются на дешифраторы 2> — 2к и с регистра 8 через мультиплексоры 10> — 10к на дешифраторы 31-Зк .

В накопителях, содержащих дефектные столбцы, данные с регистра адреса строк поступают на дешифратор столбцов, а с регистра адреса столбцов — на деы ифратор строк, т.е. строки этих матриц используются как столбцы, и, наоборот, столбцы используются как строки. Это эквивалентно отсутствию в матрицах запоминающего устройства дефектных столбцов.

Таким образом, в устройстве устраняются двукратные ошибки, обусловленные одновременным обращением к дефектной строке одного накопителя и к дефектному столбцу другого накопителя. Устройство сохраняет работоспособность, если номера дефектных строк (с учетом коррекции) ни в одном из накопителей не совпадают.

Дефекты отдельных запоминающих ячеек в устройстве устраняются за счет исправляющей способности кода. Работоспособность устройства сохраняется, если дефекты отдельных запоминающих ячеек не приводят к возникновению двукратных ошибок. Для выполнения этого требования необходимо, чтобы ни в одном из К накопителей не содержалось дефектных ячеек в строках (с учетом коррекции), номера которых совпадают с номерами дефектных строк других накопителей. Если не все накопители содержат дефектную строку или столбец, требования к расположению дефектных запоминающих ячеек уменьшается. В разрядах, не содержащих дефектных строк и столбцов, за счет записи единицы в запоминающий элемент может устраняться совпадение номера строки, содержащей де1566414

Составитель В.Рудаков

Техред М,Моргентал Корректор М.Самборская

Редактор Н.Тупица

Заказ 1225 Тираж 482 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 фектную запоминающую ячейку, в одном разряде с номером дефектной строки в другом разряде. Аналогично преобразование адресов может использоваться для устранения двукратных ошибок, вызванных дефек- 5 тами запоминающих ячеек с одинаковыми адресами.

Дефек-ы дешифраторов столбцов и дешифраторов строк в устройстве могут быть идентифицированы с дефектами столбца 10 или строки и устраняются аналогичным образом.

В устройстве исправляются также случайные сбои, вызванные, например, разрядом конденсаторов динамических матриц 15 памяти при воздействии альфа-частиц, если они не приводят к возникновению двукратных ошибок.

Формула изобретения

Оперативное запоминающее устройст- 20 во с коррекцией ошибок, содержащее матричные накопители, дешифраторы строк, дешифраторы столбцов, кодер и декодер, причем вход выборки по строке и вход выборки по столбцу каждого матричного нако- 25 пителя подключены, соответственно, к выходам соответствующих дешифратора строк и дешифратора столбцов, информационные входы матричных накопителей подключены к соответствующим выходам кодера, входы которого являются информационными входами устройства, информационные выходы матричных накопителей соединены с соответствующими входами декодера, выходы которого являются информационными выходами устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены первая и вторая группы мультиплексоров и элементы памяти, причем прямой и инверсный - выходы каждого элемента памяти подключены к управляющим входам соответствующих мультиплексоров первой и второй групп, выходы мультиплексоров первой и второй групп подключены к входам соответствующих дешифраторов строк и дешифраторов столбцов, первые информационные входы мультиплексоров первой и второй групп объединены поразрядно и яв-, ляются первым адресным входом устройства, вторые информационные входы мультиплексоров первой и второй групп объединены поразрядно и являются вторым адресным входом устройства.