Устройство для сопряжения двух магистралей

 

Изобретение относится к вычислительной технике и предназначено для использования в многомашинных и многопроцессорных вычислительных системах. Цель изобретения - повышение скорости обмена информацией за счет возможности обслуживания запросов от двух магистралей в одном цикле. Устройство содержит блок 1 памяти, регистры адреса 2, 3, коммутаторы 4, 5, дешифраторы 6, 7, группы элементов И 8, 9, D-триггеры 10, 11, генератор 12 импульсов, элемент НЕ 13, элементы И 14-19, элементы И-НЕ 20-23, RS-триггеры 24, 25, элементы ИЛИ 26, 27, буферные регистры 28, 29. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

6636О А1 (19) (11) (51)5 G 06 F 13/14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4460717/24-24 (22) 14.07.88 (46) 23.05.90. Вюл. Р 19 (72) Б.Т.Васильев, И.А.Юдичев, С,К„Козлов и В,В.Тюпов (53) 681 325(088.8) (56) Авторское свидетельство СССР ,М- 1156080, кл. G 06 F 13/00, 1982.

Авторское свидетельство СССР

Р 1283781, кл. С 06 Е 13/14, 1985. (54) УСТРОЙСТВО ДЛЯ СОПРЯ>иЕШИ ДВУХ

МАГИСТРАЛЕЙ (57) Изобретение относится к вычислительной технике и предназначено для использования в многомашинных и много-, процессорных вычислительных системах.

Цель изобретения — повышение скорости обмена информацией за счет возможности обслуживания запросов от двух ма-. гистралей в одном цикле. Устройство содержит блок 1 памяти, регистры ад-. реса 2,3, коммутаторы 4,5, дешифраторы 6,7, группы элементов И 8,9, D- триггеры 10,11, генератор 12 импульсов, элемент НЕ 13, элементы И 14-19, элементы И-НЕ 20-23, RS-триггеры 24, 25, элементы KIH 26,27, буферные регистры 28, 29. 1 ил.

1566360

Изобретение относится к вычислительной технике и может быть использагнано н многомашинных и многопроцесс0рных вычислительных системах.

Целью изобретения является повышение скорости обмена информацией за счет возможности обслуживания запросон от двух магистралей в одном цикле. 10

Устройство в течение цикла обмена магистрали позволяет обслуживать запросы от двух магистралей. Это достигается тем, что при появлении сигнала синхронизации от блока памяти устрой- 15 ства снимается блокировка с установки триггера запроса второй магистрали. Таким образом, суммарное время обслуживания одновременных запросов магистралей сокращается.

На чертеже показана блок-схема устройства.

Устройство содержит блок 1 памяти, два регистра 2 и 3 адреса, дна коммутатора 4 и 5, два дешифратора 6 и 7, 25 две группы элементов И 8 и 9, два

D-триггера 10 и 11, генератор 12 импульсов, элемент HI: 13, шесть элементов И 14-19, четыре элемента И-HE

20 — 23, два RS- триггера 24 и 25, два 0 элемента ИЛИ 26 и 27 и два буферных, регистра 28 и 29. Устройство имеет первый 30 и второй 31 адресно-информационные входы-выходы, первый 32 и второй 33 входы чтения, первый 34 и второй 35 входы записи, первый 36 и второй 37 входы синхронизации обмена и первый 38 и второй 39 выходы ответа.

Устройство работает следующим образом.

Во время работы внешних устройств (процессоров) в регистры ? и 3 адреса

-по входам 36 и 37 заносятся коды адресов. При появлении адреса, совпа- 45 дающего с зоной адресов блока памяти, например, на регистре 2 первый дешифратор 6 вырабатывает сигнал, поступающий на информационный вход первого

D-триггера 10. Этот сигнал удерживается в активном состоянии на время обмена (равное длительности сигнала

"Обмен" ) . Срабатывание первого

D-триггера 10 происходит по фронту, импульса синхронизации.

С выхода первого D-триггера 10 через второй элемент KIH 27 на вход установки в " О" второго 11 -триггера 11

11 l I поступает сигнал установки в О, который запрещает установку 1>-триггера

11 по синхронходу. Блокировка D-триггера 11 поддерживается до момента установки в "О" первого D-триггера 10.

Установка н "О" первого 11-триггера 10 н,ff происходит по сигналу О тн ет с прямого вых ода первого RS-триггера 2 4 через первый элемент ИЛИ 2 6 .

Одновременное срабатывание D-триггеров 1 О и 1 1 исключено, т ак как н а их синхрон ходах сигналы от ге н е ра т ор а 1 2 инв е р сны .

В момент срабатывания первого

D-триггера 1 0 открывается первый к оммутатор 4 . 1 . сли н а входе 3 4 прис у тс т в уе т сигнал 3 апи с ь, то коммут ат о р 4 пропускает инфо рм ацию с первого адре сн о-информационного входа-вы хо " да 3 О н а вход блока 1 памяти, а при выполнении опе рации Чтение " — н а инфо рм ационный вход первого (н торо го ) буферного регистра 2 8 . Инфо рм ация с блока 1 памяти записывается в первый буферный регистр 2 8 по фрон ту сиги ада синхронизации блока памяти, который через элемент И 1 6 поступает н а в г о ро и упр анляющий вход первого буферн о г о регистра 2 8 .

Информационный выход первого (в т орого) буферного регистра 2 8 (2 9 ) с о едине н с адресно-информационным н ходом-выходом 30 (3 i ) . Информация, з аписанная в буферный регистр 2 8 или

2 9, действительна н а с оотв е т с т в ующем входе-выходе в течение времени активности сигнала "Чтение " (входы 3 2 и 3 3 ) .

Адрес в блок памяти поступает из регистра 2 (3 ) адреса через группу элементов И Я (9 ) под управлением

D-триггера 1 0 (i 1 ) . Сигналы "Чтение " и 11

Запись, определяющие режим работы блока 1 памяти, поступают через элементы И 14 (17) и 15 (18) также под управлением 1)-триггера 10 (11). Элемент И 16 (19) управляет поступлением сигнала синхронизации из памяти (" Ответ" ) на вход установки RS-триггера 24 и второй управляющий вход соответствующего буферного регистра

28 (29). С выхода RS-триггера 24 (25) сигнал "Ответ" через элемент И-HE 22 (23) при условии, что активен один из входов 32 (33) или 34 (35), поступает на выход 38 (39) ответа первой (второй) магистрали. RS-триггер 24 (25) сбрасывается по заднему фронту сигнала "Обмен" (входы 36 и 37) .

5 15

При одновременном обращении к устройству сопряжения по двум магистралям обмен второй магистрали с блоком памяти устр >йства задерживается до

11 11 момента установки в О первого Dчриггера. В момент установки в "0

1>-триггера информационные, адресные и управляющие входы блока памяти отключаются от первой магистрали и устройство сопряжения готово к обслуживанию запроса второй магистрали.

Из сопоставительного анализа изобретения и прототипа видно, что время занятости блока памяти устройства обслуживанием запроса магистрали у прототипа больше на время, определяемое

ff, 1I о т момента появления сигнала Ответ до фро нт а следующего си гнала "Обмен " °

Из описания работы прототипа следует, ч то при постоянном обращении (наприме р, внешних устройств) по одной и з м а гист р алей к устройству последн е е не освобождается и по другой магис т рали н ет возможности произвести обмен . Э т о может привести к ложному выводу о недоступности зоны адресного пространства, отведенного устрой-. с тв у сопряжения . формула и з о б р е т е н и я

Устройство для сопряжения двух магистралей, содержащее блок памяти, два регистра адреса, два коммутатора, два дешифратора, две группы элементов И, два 1>-триггера, генератор импульсов, элемент НЕ, шесть элементов

И, причем первые информационные входы-выходы коммутаторов подключены соответственно к первому и второму адресно-информационным входам-выходам устройства и к информационным входам первого и второго регистров адреса, вторые входы-выходы коммутаторов соединенны с информационным входом-выходом блока памяти, выходы регистров адреса подключены к первым входам первой и второй групп элементов И и входам первого и второго дешифраторов, выход генератора импульсов подключен к синхровходу первого

1)-триггера.и к входу элемента НЕ, выход которого подключен к синхровходу второго 1з-триггера, информационные выходы D-триггеров подключены к выходам первого и второго деыифраторов, прямой выход первого D-триггера подключен к первым входам первого, вто66360 6 рого и третьего элементов И, вторым входам элементов И первой группы и к . первому управляющему входу первого коммутатора, прямой выход второго

Р-триггера подключен к первым входам четвертого, пятого и шестого элементов И, вторьзм входам элементов П второй группы и к первому управляющему

15

55 входу второго коммутатора, выходы первой и второй групп элементов И подключены к адресному входу блока памяти, вторые входы первого и четвертого элементов И подключены к вторым управляющим входам соответственно первого и второго коммутаторов и являются соответвенно первым и зторым входами чтения устройства, вторые входы второго и пятого элементов

И являются соответственно первым и вторым входами записи устройства и подключены к третьим управляющим входам соответственно первого и второго коммутаторов, выходы первого и четвертого элементов И подключены к входу чтения блока памяти, выходы E!òoporo и пятого элементов И подключены к входу записи блока памяти, выход сигнала синхронизации которого соединен с вторыми входами третьего и шестого элементов И, синхровходы регистров адреса являются соответств5ющими входами синхронизации обмена устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения e!opocaII обмена информацией за счет возможности обслуживания запросов от двух магистралей в одном цикле, в него введены четыре элемента И-НЕ, два 1Б-триггера, два элемента 1БП1, два буферных регистра, информационные входы которых подключены к информационным входам первого и второго коммутаторов, выходы первого и второго буферных регистров подключены соответстBенно к первому и второму адресно-информационным входам-выходам устройства, первые входы первого и второго элементов И-НЕ подключены соответственно к первому и второму входам записи устройства, вторые входы первого и второго элементов И-НЕ являются соответственно первым и вторым входами чтения устройства, которые подключены к первым входам чтения первого и второго буферных регистров, выходы пер-. вого и второго элементов И-НЕ подключены соответственно к первым входам третьего и четвертого элементов

1566360

Составитель С.Аверьянова

Техред Л.Олийнык Корректор В.Гирняк

Редактор О,Юрковецкая

Заказ 1222 Тираж 564 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101

И-НЕ, выходы которых являются соответственно первым и вторым выходами ответа устройства, выходы третьего и шестого элементов И подключены со5 ответственно к входам установки первого и второго ИБ-триггеров и к входам записи соответственно первого и второго буферных регистров, вторые входы чтения которых подключены к вто-10 вторым входам соответственно третьего и четвертого элементов H-HE, к прямым выходам соответственно первого и второго RS-триггеров и к первым входам соответственно первого и второго элементов ИЛИ, вторые входы которых подключены к прямым выходам соответственно второго и первого D-триггеров» выходы элементов ШШ подключены к входам установки в "0 соответствующих D-триггеров, входы установки в

"0 первого и второго RS-триггеров подключены к соответствующим входам синхронизации обмена устройства.