Устройство для сопряжения двух микроэвм с общей памятью

 

Изобретение относится к вычислительной технике и может быть использовано в двухмашинных вычислительных комплексах с общей памятью. Целью изобретения является повышение быстродействия. Устройство содержит узлы согласования, регистры адреса, узлы дешифрации синхронизирующих сигналов, элементы И, НЕ, ИЛИ, мультиплексоры, элементы задержки. 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (51)5 С 06 F 13/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗ06РЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМЪГ ССИДЕТЕЛЬСТВУ (21) 4339461/24-24 (22) 08.12.87 (46) 15.03.90. Бюл. М- 10 (72) Ю. Н. Спиваковский и Е. С. Корнева (53) 681 ° 325(088.8) (56) Авторское свидетельство СССР

II 1336017, кл..G 06 P 13/00, 1986.

Авторское свидетельство СССР !! 1280643, кл. G 06 Р 13/00, 1985.

Изобретение относится к вычислительной технике и может быть использовано в двухмашинных вычислительных комплексах с обшей памятью.

Цель изобретения — повышение быст-. родействия устройства.

На фиг. 1 и 2 показана блок-схема устройства; на фиг. 3, 4 — временная диаграмма работы устройства в режиме, когда первая 3ВМ выполняет цикл: ввод — модификация — вывод, а вторая

ЭВМ вЂ” цикл "Ввод".

Устройство I соединено с обшей памятью 2 и содержит узлы 3 и 4 согласования, общие шины 5 и 6 первой и второй микроЭВМ, регистры 7 и 8 адреса, узлы 9 и 10 дешифрации синхронизирующих сигналов элементы ИII-12 первый и второй элементы НЕ 14 и 15, второй элемент ИЛИ 16, мультиплексор

17, первый и второй элементы задержки, образованные ключами 18 и 19 и активно-емкостными цепочками 20 и 21 первый, пятый, восьмой, четвертый, третий, седьмой и шестой элементы

„„SU„„1550520 А "!

2 (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХ

ЬИКРОЭВМ С ОВ!1!Ей ПАМЯТЬЮ (57) Изобретение относится к вычислительной технике и может быть использовано в двухмашинных вычислительных комплексах с обшей памятью. Целью изобретения является повышение быстродействия, Устройство содержит узлы согласования, регистры адреса, узлы дешифрации синхронизирувших сигналов, элементы И, НЕ, ИЛИ, мультиплексоры, элементы задержки. 4 ил,.

KIH 22-28, третий — пятый элементы

НЕ 29-31 ° Общая память 2 состоит из двух секций 32 и 33 памяти.

Устройство работает следующим образом.

Когда микропроцессорная система, связанная с обшей шиной 5 (6) выставляет адрес на общей шине, она сопровождает его установкой в низкий уровень управлявшего сигнала Обм.! " ("Обм.2"). По переднему фронту этого сигнала, поданного на управляющий вход регистра 7(8), разряды адреса

1-12 с обшей шины 5(6) записываются в регистр 7(8) адреса, разряды адреса 13-15, поступающие на информационные входы узла 9 (10), сравниваются в момент переднего фронта сигнала

"Обм !" ("Обм 2") с потенциалами настройки и при условии совпадения, а также состояния в этот момент нулевого разряда адреса вырабатываются сигналы выборки младшего байта памяти ВКО-1 (ВКО-2) и/или выборки старшего байта памяти BKI — I {ВК-2). При

5 155052 тенциалом с выхода элемента ИЛИ 28, бистабильная схема элементов ИЛИ 23, 25, 26 и 28 будет удерживаться в состоянии низкого уровня на выходе I ивысокого на выходе II в выходы элементов ИЛИ 25 и 26) пока не закончится операция по обмену памяти 2 с обшей шиной 5, несмотря на сигналы, могущие поступить на входы элемента

ИЛИ 26 при возникновении обращения к общей памяти 2 со стороны второй микро3ВМ. При этом на управляющем входе мультиплексора 17 осушествует высокий потенциал, подклочаюший на выходы !5 мультиплексора сигналы с общей шины

5 и с узла 9, а именно сигналы ДЗП1, ДЧТI, ВКО-I, ВК! — 1. Сигнал с первого выхода мультиплексора 17 является сигналом ЗП/ЧТ общей памяти 2 и си- 20 гналом переключения направления передачи информации (С2) от обшей шины 5 к ndMBTH 2. Сигнал с второго выхода мультиплексора 17 является сигналом переключения направления передачи ин- 25 формации (Сl) от памяти 2 к общей шине в сигналы с первого и второго выходов мультиплексора 11 собираются на элементе ИЛИ 24 и стробируются на элементе И 13 сигналами "Выполнено" 30 с узлов 3 и 4, собранных на элементе

ИЛИ 27. Выходной сигнал элемента

ИЛИ 13 стробирует проинвертированные на элементах НЕ 15 и 29 и прошедшие через мультиплексор 17 сигналы ВКО-1 35 и ВК1 — 1 на элементах И 11 и 12, формируя сигналы обращения к младшему (ВО) И/ИЛИ старшему (1) байтам общей памяти 2.

Бистибильная схема удерживается в 4р этом состоянии до тех пор, пока не снимется (перейдет в состояние высокого уровня) сигнал "Выполнено" Blil с выхода узла 3, что свидетельствует о завершении передачи информации че- 45 рез узел 3, Как видно из осциллограмм, приведенных на фиг. 2, одновременно с работой обшей памяти 2 с обшей шиной 5, возникает запрос на обмен с обшей памя- 5р тью 2 со стороны второй микроЭВМ либо активного устройства. т.е. сигналы

Обм 2, а затем ДЗП2 устанавливаются в активный чизкий уровень. Узел 10 вырабатывает сигналы ВКО-2 и/или 55

ВК! 2, поступающие на входы элемента

KIH 22, так как на входе элемента

HPH 26 имеется отрицательный сигнал

ВК1 с выхода элемента ИЛИ 28, биста0 6 бильная схема удерживается в состоянии, обеспечиваюшем подключение к обшей памяти 2 первой микроЭВМ. После перехода сигналов. ВКΠ— l и/или ВКI — l из состояния низкого потенциала в высокий н" выход,е элемента HJIH 25 устанавливается высокий потенциал, который, инвертируясь на элементе НЕ30,, вызывает гереход сигнала Разр.l", в состояние низкого уровня, отключая тем самью выходы регистра 7 от входов адреса общей памяти 2. По завершении передачи информации через узел 3, что сопровождается переходом в состояние высокого уровня сигнала "Вынолпено"

BIil, устанавливается высокий уровень на выходе элемента KIIH 28, т.е ° сигнал ВК вЂ” 1 высоким уровнем отключает узел 3 от общей памяти 2, а наличие трех сигналов высокого уровня на входах элемента ИЛИ 26 переводит его выход в состояние низкого потенциала, который инвертируясь на, элементе

НЕ 31, преврашается в сигнал

"Разр.2" высокого уровня. Этот сигнал переводит адресные выходы регистра 8 в активное состояние, подключая адрес обшей шины 6 к общей памяти 2.

Низкий уровень выходного сигнала с выхода элемента ИЛИ 23 (сигнал ВК2) подключает к общей памяти 2 через узел 4 обшую шину 6. Под действием низкого уровня на управлявшем входе на выход мультиплексора 17 подключается вторая группа управляющих сигналов, а именно, ДЗП2, ДЧТ2, ВК0-2, ВК1-2, из которых формируются сигналы управления общей памятью 2 аналогично вышеизложенному. Таким путем, вторая микроЭВМ (или другое активное устройство) получает доступ к общей памяти 2 в момент выполнения первой микроЭВМ операции модификации, что обеспечивает повышение обшего быстродействия системы. По завершении операции с памятью второй микроЭВМ либо активного устройства. аналогично изложенному сигнал "Разр.2" переходит в низкий уровень "Разр.l" — в высокий, и первая микроЭВМ получает возможность выдать модифицированные данные. по ранее принятому адресу, т.е, завершить операцию.

Формула изобретения

Устройство для сопряжения двух микроЭВМ с обшей памятью, содержашее два узла согласования, первые группы

1550520 иНформационных входов-выходов которых являются соответствующими группами вкода-выхода устройства для подключення к адресно-информационным шинам первой и второй микроЭВМ, а вторые группы информационных входов-выходов образуют группу входов-выходов устройства для подключения к группе информационных входов-выходов общей памя30 тИ, два регистра адреса группы информационных и синхронизирующих входов которых являются соответственно группами входов и входами устройства для пОдключения к адресно-информационным ш нам и шинам синхронизации адреса первой и второй микроЭВМ, а группы в ходов образуют группу выходов уст— ройства для подключения к. группе адресных входов об|цей памяти, два узла. дешифрации синхронизируюцях оигналов, г1руппы информационных входов которых являются соответствующими группами в ходов устройства для подключения к

1руппам адресно-информационных и син- 25 иронизирующих шин первой и второй ьфкроЭБМ, а первые выходы являются с оответствующими выходами устройства ,с ля подключения к шинам ответа первой и второй микроЭВМ, три элемента щ два элемента HE и элемент ИЛИ, с1 т л и ч à ю щ е е с я тем, что„ с целью повышения быстродействия устройства, в него введень1 мультиплекс ор, два элемента задержки, семь эле— ь ентов ИЛИ и три элемента НЕ, причем т ыходы старших разрядов первого и йторого регистров адреса соединены с входом первого элемента HE и являют< я выходом устройства для подключения 0

K первому входу выборки обшей памяти, Выход первого элемента НЕ является

Выходом устройства для подключения к

Второму входу выборки обшей памяти, первый выход мультиплексора и инверс- А5 ные выходы первого и второго элеменгов И являются соответствующими выХодами устройства для подключения к входам записи-чтения и выборки младшего и старшего байтов общей памяти, Выходы второго и третьего элементов

HE подключены соответственно к первым входам первого и второго элементов И, вторыми входами соединенных с выходом третьего элемента И, первая и вторая группы информационных входов мультиплексора соединены соответственно с первыми и вторыми входами первого и второго узлов дешифрации синхронизируюших сигналов и группами входов устройства для подключения K шинам синхронизации первой и второй микроЭВМ, выходы узлов согласования соединены соответственно через первый и второй элементы задержки с входами сигнала стробирования выдачи первого и второго узлов дешифрации синхронизируюших сигналов, первые и вторые выходы которых подключены соответственно к первым и вторым инверсным входам первого и второго элементов

ИЛИ, выходами соединенных соответственно с первыми входами третьего и четвертого элементов ИЛИ, инверсные выходы которых подключены соответственно к первым инверсным входам пятого и шестого элементов ИЛИ и через четвертый и пятый элементы НŠ— к входам разрешения чтения второго и первого регистров адреса, выход первого узла согласования соединен с первым инверсным входом седьмого элемента

ИЛИ, вторым входом четвертого элемента ИЛИ и вторым инверсным входом шестого элемента ИЛИ, выход второго узла согласования соединен с вторыми инверсными входами седьмого и пятого элементов ИЛИ и вторым входом третьего элемента ИЛИ, третьи входы третьего и четвертого элементов ИЛИ подкхпочены соответственно к инверсным выходам шестого и пятого элементов ИЛИ и б входам выборки первого и второго узJIoB согласования, первые и вторые входы направления передачи которых соединены соответственно с первым и вторым выходами мультиплексора, управляющим входом подключенного к инвер» сному выходу пятого элемента ИЛИ, первый и второй входы третьего элемента И подключены соответственно к вы;ходам седьмого и восьмого элементов !

ИЛИ, первый и второй инверсные входы восьмого элемента ИЛИ соединены соответственно с первым и BTopbM выходами мультиплексора, третий и четвертый выходы которого соединены соответственно с :входами второго и третьего элементов HE.

1550520

Фиг. f

1550520

Agf б&/

А П

ДЗЯ

Omf 1

off f

81M-1

Biff -f

80f

АД2

ОКмЯ

ДЧТ2

ДЯИ

ОТ83

Зад-2

89-2

8П2

1а)р!

Изей

6И

ВЮ2

У о

Составитель В. Вертлиб

Редактор Л. Пчолинская Техред M.ÄHäüí Корректор M. Кучерявая

Заказ 274 Тираж 562 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям прп ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 1011