Устройство считывания информации

 

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано в магнитных ОЗУ и ПЗУ в качестве блока считывания. Цель изобретения - повышение помехоустойчивости-достигается введением компенсирующего элемента, ограничителя и интегрирующего конденсатора, а также выполнением элемента задержки регулируемым. В режиме считывания на входе 9 присутствует высокий потенциал, а на входе 10 - низкий, элемент 2 задержки работает с малым временем задержки и устройство быстро отрабатывает изменения потенциала входа 8. После окончания переходных процессов появляется низкий потенциал на входе 9 и происходит переключение времени задержки, которое приблизительно равно длительности входного сигнала. После окончания переключения времени задержки на вход 8 поступает входной сигнал отрицательной полярности малой амплитуды. Дифференциальный усилитель (ДУ) 3 усиливает разность незадержанного и задержанного сигналов. Усиленный сигнал поступает на входы элемента 5 восстановления постоянной составляющей и ограничителя 4, уровень ограничения которого выбран таким образом, чтобы полезный сигнал не ограничивался. Элемент 5 обеспечивает подавление потенциала, появляющегося из-за рассогласования напряжения эмиттербаза пары транзисторов 13 и 19, 25 и 26 ДУЗ. При поступлении напряжения на селектор 7 оно сравнивается с порогом, при превышении которого на выходе селектора 7 появляется отрицательный импульс большой амплитуды, что соответствует единичному состоянию ячейки памяти накопителя. 1 з.п. ф-лы, 2 ил.

СОЮЭ СОВЕТСНИ1(СОЦИАЛИСТИЧЕСКИ К

РЕСПУБЛИН.(51)5 С 11 С 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСИОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4450340/24-24 ,(22) 27.06.88

,(46) 28.02.90. Бюп, У 8 (72) А.О. Шабунин и Е.R. Цидильковская (53) 681.327.66 (088.8) (56) Hunter P.E. Test results anan

experimental crosstic random access

memory /СКАМ/. — IEEE Transactions

on magnetics. Vol. Mog-18 nob., November, 1982.

Заявка Японии t;- 58-5478, кл. G 11 С 7/00, 1983. (54) УСТРОЙСТВО СЧИТЫВАНИЯ ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано в магнитных ОЗУ и ПЗУ в качестве блока считывания. Цель изобретения — повышение помехоустойчивости — достигается введением компенсирующего элемента, ограничителя и интегрирующего конденсатора, а также выполнением элемента задержки регулируемым. В режиме считывания на

„,SU„„547027 A 1

2 входе 9 присутствует высокий потенциал, а на входе 10 - низкий, элемент 2 задержки работает с малым временем задержки и устройство быстро отрабатывает изменения потенциала входа 8 ° После окончания переходных процессов появляется низкий потенциал на входе 9 и происходит переключение времени задержки, которое приблизительно равно длительности входного сигнала. После окончания переключения времени задержки на вход 8 поступает входной сигнал отрицательной полярности малой амплитуды. Дифференциальный усилитель (ДУ)

3 усиливает разность незадержанного и задержанного сигналов. Усиленный сигнал поступает на входы элемента

5 .восстановления постоянной составляющей и ограничителя 4, уровень ограничения которого выбран таким образом, чтобы полезный сигнал не ограничивался. Элемент 5 обеспечивает подавление потенциала, появляющегося

1547027 из-за рассогласования напряжения эмиттербаза пары транзисторов 13 и 19, 25 и 26 ДУЗ. При поступлении напряжения на селектор 7 оно сравнивается с порогом, при превышении которого

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и .может быть использовано в оперативных и постоянных магнитных запоминающих устройствах в качестве блока считывания информации.

Цель изобретения — повышение помехоустойчивости устройства.

На фиг.1 изображена функциональная схема предлагаемого устройства, 2р на фиг.2 — временные диаграммы, поясняющие работу устройства.

Устройство содержит компенсирующий элемент 1, элемент 2 задержки, дифференциальный усилитель 3, огра- 25 ничитель 4, элемент 5 восстановления постоянной составляющей сигнала, интегрирующий конденсатор 6, амплитудный селектор 7, информационный вход 8 устройства, вход 9 управления временем задержки устройства, стробирующий вход 10 устройства, выход 11 устройства.

Компенсирующий элемент 1 выполнен в виде эмиттерного повторителя на транзисторах 12 и 13, в цепи нагрузки которого включены регулируемые источники тока на транзисторах

14-17 и ограничительном резисторе 18.

Элемент 2 задержки выполнен на 40 эмиттерном повторителе на транзисторе

19, в цепь нагрузки которого включены.транзистор 20, конденсатор 21, резисторы 22 и 23 и транзистор 24.

Дифференциальный усилитель 3 выполнен на транзисторах 25 и 26, ре; зисторах 27 и 28 и генераторе 29 тока.

Ограничитель 4 выполнен на диодах

30 и 31.

Элемент 5 восстановления постоянной составляющей сигнала выполнен на транзисторах 32-34, резисторах

35-41 и конденсаторе 42. Амплитудный селектор 7 выполнен на транзисторах 42-44, генераторах 45 и 46

55 тока и резисторе 47.

Устройство работает следующим образом. на выходе селектора 7 появляется отрицательный импульс большой амплитуды, что соответствует единичному состоянию ячейки памятИ накопителя.1 s.n. ф-лы, 2 ил.

В начале цикла считывания происходит выбор столбца (не показано), при этом на входе 9 (эпюра 1 на фиг.2) появляется высокий потенциал, а на входе 10 (эпюра 3 на фиг.2) - низкий потенциал. Элемент 2 задержки работает с малым временем задержки и устройство быстро отрабатывает изменения потенциала входа 8. После окончания переходных процессов появляется низкий потенциал на входе 9 (эпюра 1 на фиг.2) и происходит переключение времени задержки. Принцип изменения времени задержки и работы компенсирующего элемента 1 следующий.

При появлении низкого потенциала на входе 9 (эпюра 1 на фиг.2) транзистор 24 переходит в режим отсечки.

Ток источников тока на транзисторах

15 и 20 резко падает до меньшего значения, определяемого резистором 23.

Постоянная времени разряда конденсатора 21 значительно увеличивается, что и определяет время задержки на транзисторах 19 и 20 для отрицательных импульсов. Время задержки элемента 2 приблизительно равно длительности входного сигнала. При изменении тока источников на транзисторах 15 и 20 напряжения на входах дифференциального усилителя 3 изменяются на одинаковую величину, равную изменению напряжения на эмиттер-база транзисторов 13 и 19. Небольшая задержка повышения напряжения на входе дифференциального усилителя 3 обусловлена быстродействием транзистора 13. Этот короткий импульс дифференциального напряжения на входах дифференциального усилителя 3 устраняется некоторой задержкой прихода входного сигнала относительно момента пере.ключения времени задержки. При изменении тока через транзисторы 13 и

19 изменяется ток базы этих транзисторов, что может привести к изменению потенциала на входе. Для устранения влияния изменения тока базы транзисторов 13 и 19 производят компенсацию этого изменения путем пропорцио5

154 нального увеличения тока коллектора транзистора 14, После окончания переключения времени задержки на вход

8 поступает входной сигнал отрица. тельной полярности малой амплитуды (эпюра 2 на фиг.2). На один из входов дифференциального усилителя 3 проходит незадержанный сигнал с компенсирующего элемента 1, а на другой вход дифференциального усилителя 3 поступает задержанный сигнал с элемента 2 задержки. Дифференциальный усилитель 3 усиливает разность незадержанного и задержанного сигналов..

Усиленный сигнал с дифференциального усилителя 3 поступает на вход элемента 5 восстановления постоянной составляющей сигнала и ограничителя

4. Уровень ограничения выбран таким, что полезный сигнал не ограничивает.ся, а шумы и помехи высокой частоты ограничиваются до уровня полезного сигнала. Элемент 5 обеспечивает подавление потенциала, появляющегося из-за рассогласования напряжения эмиттер-база пары транзисторов 13 и 19 и транзисторов 25 и 26 дифференциального усилителя 3, а также температурного дрейфа этих напряжений.

На вход 10 поступает сигнал строба, который приходит с некоторьм запаздыванием относительно входного сиг- . нала (эпюра 3 на фиг.2). На элементе 5 происходит дальнейшее усиление сигнала для обеспечения работы амплитудного селектора 7. Коэффициент усиления элемента 5 зависит от амплитуды сигнала строба на входе 10 °

С приходом строба на вход 10 при наличии входного сигнала начинается за-. ряд интегрирующего конденсатора 6 (эпюра 4 на фиг.2). Интегрирующий конденсатор 6 обеспечивает фильтрацию ограниченных высокочастотных шумов и помех. Линейно нарастающее напряжение между входами амплитудного селектора 7 сравнивается с порогом.

При превышении порога на выходе 11 амплитудного селектора 7 появляется отрицательный импульс большой амплитуды (эпюра 5 на фиг.2), что соответствует единичному состоянию ячейки накопителя (не показано). После окончания импульса строба на входе 10 происходит разряд интегрирующего конденсатора 6. При появлении высоко- го потенциала на входе 9 происходит переключение элемента 2 задержки на

7027 6 работу с мальм временем задержки.

Порог амплитудного селектора 7 зависит от коэффициента усиления элемента 5, так как коэффициент усиления элемента 5 регулируется амплитудой импульса на входе 10.

Таким образом, введение в устройство считывания информации компенсирующего элемента, ограничителя, интегрирующего конденсатора и выполнение элемента задержки регулируемым позволяет за счет повышения быстродействия входных цепей и накопления заряда на интегрирующем конденсаторе повысить устойчивость устройства к помехам и шумам высокой частоты, что дает возможность использовать одну схему с несколькими переключаемыми столбцами, так как значительно ускоряются переходные. процессы при .переключении столбцов накопителя информации.

25

Формула изобретения

1. Устройство считывания информации, содержащее элемент задержки, выход которого соединен с первым входом дифференциального усилителя, элемент восстановления постоянной составляющей сигнала, первый информационный вход которого соединен с первьм выходом дифференциального усилителя, амплитудный селектор,пер35 вый информационный вход которого соединен с первым выходом элемента восстановления постоянной составляющей сигнала, стробирующий вход которого является стробирующим входом устройства, выход амплитудного селек: тора является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивос-! ти ус рой т а, а него введе ь

1 пенсирующий элемент, ограничитель и интегрирующий конденсатор, обкладки которого соединены с выходами элемента восстановления постоянной составляющей сигнала, информационный вход компенсирующего элемента является информационньм входу устройства, второй вход дифференциального усилите- . ля соединен с первьм выходом компенсирующего элемента, второй выход ко, торого соединен с входом элемента задержки, выходы дифференциального усилителя соединены с входами-выхо, дами ограничителя, второй выход диф1547027 ференциального усилителя соединен с вторым информационным входом элемен та восстановления постоянной состав1 ляющей сигнала, второй выход. которого соединен с вторым информационным входом амплитудного селектора, вход

Ююра5

Й/лИ18

Составитель А. Воронин

Техред М.Ходанич Корректор М, Кучерявая

Редактор А. Ренин

Заказ 83 Тираж 486 Подписное

ВНИИНИ Государственного комитета по изобретениям и открытиям р ям и и ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, r. р д, у

11

Ужго о л. Гагарина 101 р

3nfoPa f

ВАМ У

Ядю)Рд Е

8А Од г

®7ю Я1 3

Вход U управления временем задержки элемента задержки является входом управления временем задержки устройств.

2. Устройство по п.1, о т л и5 ч а ю щ е е с я тем, что элемент saдержки выполнен регулируемьи.