Устройство для вычисления функции z= @

 

Изобретение относится к цифровой вычислительной технике и может быть использовано в быстродействующих процессорах и специализированных вычислительных устройствах, работающих в реальном масштабе времени с высокой тактирующей частотой. Цель изобретения состоит в повышении точности вычислений. Устройство содержит блок памяти на M+N адресных входов, к N адресным входам которого подключены N разрядов первого числа X и M содержащих разрядов второго числа Y, дополнительный блок памяти на M+N адресных входов и сумматор, к N адресным входам второго блока памяти подключены M старших разрядов первого числа X , выходы первого и второго блоков памяти соединены со входами сумматора, выходы которого служат для съема выходного числа. 1 ил.

СОЮЗ COBETCHHX

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ВЫЧИСЛЕНИЯ ФУНК(54) У

ЦИИ z=

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ П(НТ СССР (21) 4432908/24-24 (22) 08.04.88 (46) 30.01.90. Бюл. ¹ 4 (72) И.Н.Ложкин, Г.З.Аксельрод и P.Ä.ßõoíòoâ (53) 681.325(088.Ъ) (56) Авторское свидетельство СССР

¹- 1208851, кл. G 06 F 7/552, 1984.

Хемел.Применение небольших ПЗУ для вычислений. — Электроника, 1970, ¹-.10, с. 19. (57) Изобретение относится к цифровой вычислительной технике и может быть использовано в быстродействующих

Изобретение относится к цифровой вычислительной технике и может быть использовано в быстродействующих процессорах и специализированных вычислителЬных устройствах, работающих в реальном масштабе времени с высокой тактирующей частотой.

Цель изобретения — повышение точности вычислений.

На чертеже приведена блок-схема устройства.

Блок-схема содержит первый 1 и второй 2 блоки памяти, сумматор 3 и входы 4 и 5 аргументов устройства.

К входам первого .блока 1 памяти подключены все п разрядов первого аргумента 4 и ш старших разрядов второго аргумента 5 (m (n). К входам второго блока 2 памяти подключены все

„„SU„„1539773 A1 (5i)5 G 06 F 7/552

2 процессорах и специализированных вычислительных устройствах, работаю-. щих в реальном масштабе времени с высокой тактирующей частотой. Цель изобретения. — повышение точности вычислений. Устройство содержит блок памяти на m+n адресных входов, к и адресным входам которого подключены п разрядов первого числа х и m старших разрядов второго числа у, дополнительный блок памяти на m+n адресных входов и сумматор, к и адресным входам второго блока памяти подключены m старших разрядов первого числа х, выходы первого и второго блоков памяти соединены с входами сумматора, выходы которого служат для съема выходного числа. 1 ил. п разрядов второго аргумента 5 и m старших разрядов первого числа 4.

Числа с выходов блока 1 памяти и блока 2 памяти подаются на входы сумматора 3, с выходов которого снимается выходное число, причем с выхода переноса сумматора снимается старший разряд выходного числа.

Устройство работает следующим образом.

На входы устройства поступают числа х и у взаимно нормализованные таким образом, что старший разряд одного из чисел равен единице. Первый блок 1 памяти осуществляет вычисление функции z согласно формуле

1539773

4 х dx

8(1/2(х +v ))

Y4Y

xv3xdv

4 t)/2(х +у )3

2 х Ях

8 (l /2 (х +у ))

2 1/ E(x dx) (у dy) 3

10 г

Y4v

4 (— ((х 4х) +(у+4у)Я ,дх -4у — — — О х +у

xYdx42Y

4(1/2(х +у2)) 2

Е +Е

25

z= -(z +z ) .

Полагая, дх, 4у(с х2+у2 и учитывая

1 4 14 разложение а + д"-а+ — —. -.--, будем

2 a, 8 а

Зо иметь (члены, содержащие d х и 4 у в степени вьппе второй ввиду их малости, опущены): хЬх

z 3Ф

1 2 2 г(+-) 40

8 / (Y4Y хуахд у

Г1

4(- (х + (2 у )) 8(-(х +y ))

4х

55

4>-

YdY

4 (- ((х+4х) +(у-4у) )) Аналогично на втором блоке 2 памяти осуществляется вычисление функции согласно формуле

z = — (х-дх) +(у+Ьу)

2

hY

4 (- ((х-4х) +(y+4y) )) Отметим, что блоки 1 и 2 памяти запрограммированы одинаковым образом.

Результат на выходе сумматора 3 определяется согласно выражению

Z Y +

1 2 2 4 1/2(х+у )

2 -(х+у )

4

2 х дх

2 2

Y х 4х

2 1

4 — (х+дх) +(у-ду)

)) 1 2 2 xdx

Е ю -(х +у )

2

2 -(х+у )

2 1/2(xx+y ) 441/2(х +у ) Считаем, чт.о выражения вида

2 +Е полусумма — — — будем равна

2 где / (y ) — искомий результат, xyd хднф а член вида является

4 31 /2 (х2+у2) нескомпенсированной ошибкой.

Вычисление каждой из вспомогательных функций z/ и z - более простая операция, чем вычисление функций z при условии, что входные переменные имеют меньшую суммарную разрядность.

Это достигается в предлагаемом устройстве при выборе х-4х равным числу х, округленному до m разрядов, причем округление производится после ввода первых разрядов числа х в блок

2 памяти, где вычисляется z путем присвоения значения 1 (ш+1) разряду х-dx (считая х и у правильными дробями), откуда дх=0,00...х .х, .х„-2 (Аналогичные преобразования позволяют получить значения у-ду и Ду. Отсюда следует, что для введения в блок 1 памяти пары чисел х+дх и у-ду необходимо ввести (m+n)-разрядную информацию, числа х-дх и y+dy вводятся в блок 2 памяти

В то же время программирование блоков 1 и 2 памяти производится одинаковым образом..

Оценивая на примере величину ошибки, имеем следующее.

Пусть количество разрядов входных и выходных чисел n=8 и в качестве блоков 1 и 2 памяти используются мик1539773

Такая ошибка в вычислениях при восьмиразрядном выходе блока памяти является вполне удовлетворительной.

Формула изобретения

Составитель Ю.Ложкин

Редактор М.Петрова Техред М.Ходанич

Корректор М.Кучерявая

Заказ 220 Тираж 551 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул, Гагарина, 101.

5 росхемы 556РТ7, имеющие 11 адресных входов. На выходы блока 1 памяти поступают разряды первого числа х х х х х х х х g и три старших раэря да второго числа у„у.,у, аналогично на входы-блока 2 памяти поступают все разряды второго числа у1 у у уду5у у уу 5 H три старших раз ряда первого числа х,х х . Предпола10 гая, что входные числа взаимно нормализованные, можно считать что выполняется условие Лх, Ду(а х +у . Тогда ошибка будет равна нескомпенсироxvdxhy ванному члену — — -" — — — — и будет

4 11/2 (х +уй) меньше 1/2:2 . Кроме того, имеют место ошибки до +1/2 ° 2 за счет округления результата вычислений каждой функ-20 ции до 8 разрядов (разрядности выхода блока памяти), которые участвуют с весом 1/2 в образовании ошибки вычислений функции z. Таким образом максимальная ошибка вычисления функ- 25

Т ции z не превышает .+2 .

Устройство для вычисления функг

Ции в — (х +y ) содержащее первый блок памяти на m+n адресных входов, к и адресным входам которого подклю- чены и разрядов первого аргумента и ш старших разрядов второго аргумента устройства, о т л и ч а ю щ ее с,я тем, что, с целью повышения точности вычислений, в него введены второй блок памяти на m+tl адресных входов и сумматор, причем к и адресным входам второго блока памяти подключены и разрядов второго аргумента и к m адресным входам - m старших разрядов первого аргумента устройства, выходы первого и второго блоков памяти соединены с входами сум" матора, выходы которого являются выходами результата устройства.