Устройство для дешифрации команд

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении командно-программных систем управления. Цель изобретения - повышение достоверности работы устройства. Устройство содержит первый блок 1 контроля, входной регистр 2, первый и второй дешифраторы 3,4, первую группу 5 элементов И, группу 6 элементов ИЛИ, блоки 7,8 памяти, вторую и третью группы 9,10 элементов И, второй блок 11 контроля, регистр 12 адреса, блок 13 сравнения, третий дешифратор 14, триггер 15, выход 16 контроля приема информации устройства, кодирующий блок 17, выход 18 программных команд устройства. С целью обеспечения контроля и коррекции двойных и тройных ошибок, возникающих при хранении информации в блоках 7,8 памяти, в кодирующем блоке 17 формируются поверочные разряды, которые по определенному закону перемешиваются с информационными с помощью коммутационного узла. Информация, считываемая из блоков 7,8 памяти, контролируется и корректируется вторым блоком 11 контроля. При отсутствии ошибки эта информация поступает на регистр 12 адреса, а при наличии ошибки она заменяется откорректированной информацией с выхода второго блока 11 контроля. Сигналы разовых и программных команд формируются с помощью дешифраторов 3,14. 6 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

А1 (1% (Ю (51)4 G 06 F 11/00 1 46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОсУДAPGTBEHHblA ксмитет пО изОБРетениям и ОтнРытиям пРи гкнт сссР

1 (2 l ) .4310548/24-24 (22) 28. 09.87 (46) 30.12.89. Бюл. Г 48 (72) Л.Е.Ильин (53) 681.3(088,8) (56) Авторское свилетельство СССР

l(" 1111169, кл.6 06 Г 11 08, 1982.

Авторское свидетельство СССР

Р 875391, кл, С 06 Г 15/46, 1980. (54) УСТРОЙСТВО ДЛЯ.ДЕШИФРАЦИИ КОМАНД (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении командно-программных систем управления. Цель изобретения - повышение достоверности работы устройства. Уст-, ройство содержит первый блок 1 контроля, входной регистр 2, первый и второй дешифраторы 3, 4, первую группу 5 элементов И, группу 6 элементов

ИЛИ, блоки 7, 8 памяти, вторую и третью группы 9, 10 элементов И, второй

2 блок 11 контроля, регистр 12 адреса, блок 13 сравнения, третий дешифратор 14, триггер 15, выход 16 контроля приема информации устройства, кодирующий блок 17, выход 18 программных команд устройства. С целью обеспечения контроля и коррекции двойных и тройных ошибок, возникающих при хранении информации в блоках 7, 8 памяти, в кодирующем блоке 17 Формируются поверочные разряды, которые по опрелеленному закону перемешиваются с информационными с помощбю коммутационного узла. Информация, считываемая из блоков 7, 8 памяти, контролируется и корректируется вторым бло" g ком ll контроля. При отсутствии ошибки эта информация поступает на .регистр 12 адреса, а при наличии ошибки она заменяется откорректированной информацией с выхода второго блока 11 контроля. Сигналы разовых и программных команд формируются с помощью де- 3 шифраторов 3, 14. 6 ил., 1 табл.

1532932

Изобретение относится к автоматике и вычислительной технике и может быть йспользовано при построении командноЙрограммных систем управления, Цель изобретения - повышение достоверности работы устройства.

На Фиг.1 приведена функциональная хема устройства, на Фиг.2 - Функциоальная схема одного из блоков памяти, 10 а Фиг.3 - функциональная схема перого блока контроля, íà Фиг,4 - функиональная схема второго блока контоля, на фиг ° 5 - функциональная схема кодирующего блока, на, Фиг,6 - cxe- 15 ма соединения коммутационного узла.

Устройство для дешифрации команд одержит первый блок 1 контроля, ходной регистр 2, первый 3 и второй дешифраторы, первую группу 5 эле- 20 ментов И, группу 6 элементов ИЛИ, блоки 7 и 8 памяти, вторую 9 и третью 10 группы элементов И, второй флок 11 контроля, регистр l2 адреса, блок 12 сравнения, третий дешифра- 25 тор 14, триггер 15, выход 16 контроля приема информации устройства, кодирующий блок 17 и выход 18 программr

ых команд устройства. Блок 7 (8) памяти образуют счетик 19 адреса и накопитель 20 °

Первый блок 1 контроля состоит из четчика 21, триггера 22 контроля, лемента И 23 и элемента НЕ 24.

Второй блок 11 контроля содержит братный коммутационный узел 25, зел 26 декодирования, узел 27 сложеия по модулю два, группу 28 элеменов NCKAO IAl0l!lEE ИЛИ, группу 29 мажоитарных элементов, элемент И 30 и ,лемент НЕ 31.

Кодирующий блок l7 образуют груп та 32 сумматоров по модулю два и коммутационный узел 33.

Узел 27 сложения по модулю два путем разнесения сигналов исправляет двойные и тройные ошибки в смежных разрядах информации. Этот узел осу" ществляет перестановку разрядов по следующему правилу:

50 перестановка разрядов Х; и У; осуществляется слева направо с любого

Y; (NslH X;); после каждого Х; должен следовать

У; такой, что t j — 1 3;

i5 после каждого Y должен следовать

Х такой, что 1 - К Ь 2; индексы ближайших Х, Х; и Y, Y< должны отличаться более чем на едицу °

Устройство работает следующим образом, На информационный вход устройства вводится информация в виде двоичнокодированных слов постоянной разрядности, содержащих как контрольную так и информационную части. Контрольная часть является производной от информационной части слова и служит для обеспечения проверки информационной части по принятым критериям. В информационной части слова кодируется информация признака и ее характерис-. тика.

По признакам команды подразделяются на разовые, исполняемые вслед за приемом, и программные, исполняемые в момент времени, определяемый прогграммой.

В характеристической части разовой команды (PK) кодируется адрес абонента, которому эта команда должна быть выдана.

В характеристической части программной команды (ПК) кодируется как адрес абонента, так и текущее время по программе, когда эта команда должна быть выдана.

При подаче на устройство разовой команды дешифратор 3 (при правильном приеме этой команды) формирует соответствующий сигнал на выходе разовой команды устройства.

В случае, если принятое слово является (ПК), то с второго дешифратора ч выдается запрещающий сигнал на первый дешифратор 3 и разрешающий сигнал на вторые входы элементов И первой группы 5 и слово информации (информационная часть) через элемен ты ИЛИ группы 6 поступает в кодирующий блок 17, где оно кодируется и затем записывается в оба блока 7 и 8 памяти. Для синхронизации работы дешифратора 4 с моментом накопления слова во входном регистре необходимо испольэовать сигнал с прямого выхода правйльного приема блока 1 контроля.

Считывание информации из блоков 7 и 8 памяти производится пословно.

Триггер 15 (одноразрядный) находится в состоянии "0" перед началом выборки очередного слова. Р этом случае информация считывается одновременно из блоков 7 и 8 памяти и через группы 9 и 10 элементов И поступает на

5 15329 вход второго блока 11 контроля. B блбблоке 11 контроля слово декодируется и при отсутствии ошибок с выхода отсутствия ошибки блока 11 на регистр

12 адреса выдается разрешающий сигнал, по которому в него вводится сло" во через элементы И группы 9, в противном случае, при обнаружении ошибок на выход ошибки второго блока 11 контроля выдается сигнал на триггер

15, по которому он запрецает прохождение информации через элементы И группы 9, а в регистр 12 адреса записывается правильное слово информации с выхода откорректированной информации блока 11 контроля. Введенное в регистр 12 адреса слово вновь перезаписывается в блоки памяти 7 и 8 через элементы ИЛИ группы 6 и кодиру- 20 ющий блок 17. В качестве сигнала запись" в этом случае должен использоваться сигнал с выхода ошибки второго блока 11 контроля, поступающий на триггер 15. 25

Введенное в регистр 12 адреса слово подвергается обработке. Ядресная часть слова хранимого в регистре 12 дешифрируется с помоц<ью третьего дедешифратора 14 программных команд 30 при условии совпадения кода временной части слова с кодом времени; в момент равенства кодов на вход дешифратора 14 подается разрешающий сигнал от блока 73 сравнения.

Блок 7 или 8 памяти работает следующим образом.

Рапись программных команд в блок памяти начинается после прихода разовой команды, которая с дешифрато- 40 ра 3 поступает в блок 7 и 8 памяти и осуществляет начальную установку счетчика 19 адреса. Далее с приходом программных команд сигналом с прямого выхода дешифратора 4 разрешается 45 запись информации в накопитель 20 и одновременно увеличивается на единицу содержимое счетчика 19 адреса.

Чтение информации из блока памяти начинается после прихода соответству. ющей разовой команды, которая с третьего дешифратора 3 осуществляет начальную установку счетчика адреса 19 и разрешает чтение и перезапись информации в 03У 20. Следующая команда считывается после исполнения предыдущей, т.е. по сигналу от блока 13 сравнения прибавляется единица к

32

6 счетчику 19 адреса и разрешается чтение из накопителя 20.

Первый блок 1 контроля предназна" чен для контроля входной информации и работает следующим образом.

Информация на вход устройства управления объектом поступает последовательным импульсным кодом. На счетный вход триггера 22 поступает информация, а на вход счетчика 21 - тактирующие импульсы. Триггер 22 выполняет сложение разрядов по модулю 2, а счетчик 21 осуц<ествляет счет количества поступающих информационных разрядов. При поступлении заданного количества разрядов информации и наличии нечетного количества единиц в слове на выходе элемента И 23 вырабатывается разрешающий сигнал на дешифратор 3. 8 противном случае элемент

НЕ 22 постоянно формирует единичный сигнал, что означает неисправность в цепи приема.

Кодирующий блок 17 осуществляет кодирование информации и работает следуюцим образом.

На вход блока 17 поступает 71-раз- . рядное слово Хо, Х, ..., Х исходной информации параллельным кодом. На элементах 32 формируется резервное

N-разрядное слово информации в соответствии с выражением У; = X; Q+ Х; 1, = О, N — 7. Далее оба слова поступают на коммутационный узел 33 где осуществляется перестановка разрядов исходного и резервного слов для устранения связи между смежными разрядами, что обеспечивает возможность исправления ошибок в смежных разрядах.

Второй блок tl контроля осуществляет обнаружение и исправление ошибок в считанной информации и работает следующим образом.

С информационной шины от элементов И групп 9 и 10 в блок поступает

2N разрядов информации параллельным кодом. Схема перестановки восстанавливает исходный порядок информации

Х,Х<... Х,У,7,...7„,. Далее узел

27 сложения по модулю два Формирует два N-разрядных слова информации в соответствии с выражениями

2; =Х;+,9v;+,, U1 X <-< 9 где i= 0, И- l.

1532932

В случае наличия ошибок в информации блоков памяти на выходе одного из элементов ИСКЛЮЧАЮТ ЕЕ ИЛИ группы

28 логическая переменная принимает значение "0" и соответственно на вы,ходе элемента НЕ 31 формируется сиг нал по которому триггер 15 переходит

:в состояние "1", кроме того, по это му сигналу разрешается запись исправ- 10 енного с помощью группы 29 мажори,тарных элементов слова Х У, Х„», в регистр l2 адреса. Еслй ошибка не, обнаружена, сигнал с выхода элемента И 30 разрешает запись в регистр 12 .адреса информации непосредственно с выходов элементов И группы 9.

Исправление ошибок в смежных битах рассмотрим на следующем примере, приведенном в таблице.

Формула изобретения

Устройство для дешифрации команд, содержащее два блока KoHTpoJIR вход- 25 ной регистр, три дешифратора. три группы элементов И, группу элементов

ИЛИ, два блока памяти, регистр адреса, блок сравнения и триггер, причем информационные входы первого блока контроля и входного регистра объеди нены и образуют информационный вход устройства, тактовые входы первого блока контроля и входного регистра объединены и образуют тактовый вход устройства, прямой выход правильного приема первого блока,.онтроля соеди,нен с тактовым входом первого дешиф, ратора, выход которого является вы ходом разовой команды устройства, ин- „

-Формационный выход входного регистра соединен с информационными входами первого и второго дешифраторов, инверсный выход второго дешифратора соединен с входом запрета первого дешифратора, первые входы элементов

И первой группы соединены с соответствующими разрядами информационного выхода входного регистра, вторые входы элементов И первой группы соедине50 ны с прямым выходом второго дешифратора, выхода элементов И первой груп-. пы соединены с первыми входами соответствующих элементов ИЛИ группы, вторые входы которых соединены с соответствующими разрядами информациоыного выхода регистра адреса, информационные выходы группы первого и второго блоков памят1л соединены с первыми входами соответствующих элементов И второй и третьей групп, выходы нечетных элементов И второй и третьей групп и группа информационных выходов второго блока контроля соединены соответственно с первой и второй группами информационных входов регистра адреса, первая группа инФормационных входов блока сравнения является группой входов задания времени исполнения команды устройства, вторая группа информационных входов блока сравнения соединена с группой информационных выходов регистра адреса, группа информационных входов третьего дешифратора соединена с группой информационных выходов регистра адреса, выход сравнения блока сравнения соединен с тактовым входом третьего дешифратора, выход которого является выходом программных команд устройства, выход исправности и выход ошибки второго блока контроля соединены соответственно с первым и вторым входами записи регистра адреса, выход ошибки второго блока контроля соединен со счетным входом триггера, прямой выход которого соединен с вторыми входами элементов И второй группы, выходы элементов И второй и третьей групп соединены с группой информационных входов второго блока контроля, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности работы устройства, в него введены кодирующий блок, содержащий группу сумматоров по модулю два и коммутационный узел, второй блок контроля содержит коммутационный узел, узел сложения по модулю два, группу элементов ИСКЛОЧАЮЩЕЕ ИЛИ, группу мажоритарных элементов, элемент И и элемент НЕ, причем выходы элементов ИЛИ группы соединены с соответствующими информационными входами группы кодирующего блока, группы младших и старших разрядов инФормационного выхода которого соединены соответственно с группами информационных входов первого и второго блоков памяти, выход первого дешифратора соединен с входами на" чальных установок первого и второго блоков памяти, выход второго дешиф-. ратора соединен с первыми входами записи первого и второго блоков памяти, выход сравнения блока сравнения соединен с входами чтения первого и втоooI-o блоков памяти, выход ошибки

Истинное значение Х

10!01110

11111001

11111001 10101110

1011100! 11110011

Производное значение 7

Код на входе коммутационного узла 33

Код на выходе коммутационного узла 33

Код на входе коммутационного узла 25 с трехкратной ошибкой вида

ООООI110 00000000

Код на выходе коммутационного узла 25

Значение т. ошибочное

Значение Х ошибочное

Производное значение Z

Производное значение U

Результат мажоритарной обработки Х, Z u U

10110111 1111001 I

10111011 10111110

1011l 0I 1

11100 I 00

&агк

Ряб

Q второго блока контроля соединен с вторыми входами записи первого и второго блоков памяти, прямой выход триггера соединен с вторыми входами элементов И третьей группы, в кодирующем блоке каждый i-й информационный вход группы блока соединен с первым входом 2-го сумматора по модулю два группы и вторым входом (+1)-го сумматора по модулю два группы (1 < i «(N — 1, где И - число информационных входов группы блока), N-й . информационный вход группы соединен с первым входом Б-го сумматора по модулю два группы и вторым входом первого сумматора по модулю два группы, выходы сумматоров по модулю два группы и информационные входы группы блока через коммутационный узел соединены с соответствующими разрядами информационного выхода блока, во втором блоке контроля информационные

32932 входы группы блока через обратный коммутационный узел соединены с информационными входами узла сложения

5 по модулю два, каждый (0+1)-й информационный вход узла сложения по модулю два объединен с первыми входами

j-ro элемента ИСКЛЮЧЛЯ ЕЕ ИЛИ группы и j-ro мажоритарного элемента группы (1 t j (К), j-e выходы первой и второй групп узла сложения по модулю два соединены соответственно с вторыми и третьими входами j-x элементов

ИСКЛОЧП :@ЕЕ ИЛИ группы и j õ мажоритарных элементов группы, выходы мажоритарных элементов. группы образуют группу информационных выходов блока, выходы элементов ИСКЛОЧЛРРЕЕ ИЛИ группы соединены с соответствующими входами элемента И, выход которого через элемент НЕ подключен к выходу ошибки блока, выход элемента И является выходом исправности блока.

1532932

Составитель С.Гречнев

Техред М.Ходанич Корректор О.Ципле

Редактор Л.Пчолинская

Заказ 8101!54

Тираж 668

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101