Устройство цифрового интегрирования

 

Изобретение относится к вычислительной технике и предназначено для вычисления интегралов. Цель изобретения - повышение точности. Устройство содержит сумматор подинтегральной функции, сумматор коррекции, коммутаторы коррекции, регистры , триггеры, узлы сравнения, сумматор по модулю три, узлы свертки, счетчик, дешифратор, коммутатор результатов контроля, элементы Исключающее ИЛИ, элементы И. Цель достигнута за счет вычисления интеграла по N последним значениям функции, имеющим различный вес. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (Ю (50 4 С Об Р 7/64

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4443232/24-24 (22) 10.05.88 (46) 30.12.89. Бюл. 9 48 (71) Одесский политехнический институт (72) А.В. Дрозд, Е,Л. Полин, С.А. Нестеренко, А,А. Николенко и Е.Н. Ногина (53) 681.32(088.8) (56) Каляев А.В. Микропроцессорные системы с программируемой архитектурой. М.: Радио и связь, 1984, с.106, рис. 4.5.

Авторское свидетельство СССР

Ф 1345192, кл. G 06 Е 7/64, 1986.

Изобретение относится к вычислительной технике и предназначено для вычисления интегралов.

Цель изобретения — повышение точности.

На чертеже представлена схема устройства. Устройство, содержит сумматор 1 подынтегральной функции, сумматор 2 коррекции, первый 3 и второй 4 коммутаторы коррекции, первый 5 и второй

6 регистры, с первого по третий триггеры 7-9, третий регистр 10, с первого по третий узлы 11-13 сравнения, сумматор !4 по модулю три, с первого по третий узлы 15-17 свертки, с четвертого по шестой триггеры 18-20, счетчик 21, дешифратор 22, коммутатор 23 результатов контроля, с седьмого по девятый триггеры 24-26, первый 27 и второй 28 элементы ИСКЛИЧА102 (54} УСТРОЙСТВО ЦИФРОВОГО ИНТЕГРИРОВАНИЯ (57) Изобретение относится к вычислительной технике и предназначено для вычисления интегралов. Цель изобретения — повышение точности. Устройство содержит сумматор подынтегральной функции, сумматор коррекции, коммутаторы коррекции, регистры, триггеры, узлы сравнения, сумматор по модулю три, узлы свертки, счетчик, дешифратор, коммутатор результатов контроля, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы И.

Цель достигнута за счет вычисления интеграла по и последним значениям функции, имеющим различный вес. 1 ил.

ЩЕЕ ИЛИ,первый 29 и второй 30 элемен.т ты И, входы 31 -31„ подынтегральной функции, входы 32, 32 контрольных вив разрядов, вход 33 сброса, установоч- ф ный вход 34, вход 35 задания режима . ф 1 работы, выходы 36,...,36 интеграла, выход 37 результатов контроля и выхо- а ды 38 кода типа неисправности.

Устройство работает следующим образом.

В начале работы импульсом высокого уровня на входе 34 устройства все регистры и триггеры сбрасываются в

"О". Через входы 31 -31п устройства на входы сумматора 1 подынтегральной функции поступает последовательность значений интегрируемой функции. Работа устройства тактируется путем подачи одних и тех же синхросигналов (для отсчета} на синхровходы всех регист1532922

fi — +f<

2 — ЕЗ

° ° ° л

+ ° а ° +f n/g

40 ров, а также на счетный вход счетчика 27.

Интеграл вычисляется за п тактов работы устройства n2, где k — - зак данное целое положительное число.

Причем интеграл определяется в каждом такте по последним и значениям функции, имеющим различный вес, Весовая характеристика входной величины, пришедшей в первом такте, уменьшается по мере прихода последующих вход ных величин. Наибольший вес имеет входная величина, пришедшая последней. Значение интеграла определяется как взвешенная сумма последних и значений Функции, деленная на и, Устройство может работать в двух режимах, В первом режиме взвешенная сумма вычисляется как: 20 где f — очередное входное значение

1 функции.

Во втором режиме взвешенная сумма . вычисляется как:

f(+f

4 2

Первый режим устанавливается высоким уровнем на входе 35 работы устройства, а второй — низким уровнем, При работе устройства в первом режиме,в каждом последующем такте работы устройства на первую группу входов сумматора 1 подынтегральной функции подается сдвинутая вправо на один разряд сумма, полученная в предыдущем такте и прошедшая через регистр 5 и вторую группу входов коммутаторов 3. Таким образом, сумматор 1 и регистр 5 образуют накапливающий сумматор. Результат сложения поступает на вторую группу входов сумматора 2

55 коррекции, в каждом такте складывается с нулем (т.е. остается без изменения1 и, пройдя через регистр 10, поступает на выходы 36<-36 интеграла устройства.

При работе устройства во втором режиме в каждом последующем такте работы устройства на первую. группу входов сумматора 1 подынтегральной функции подается сдвинутая вправо на два разряда сумма, полученная в предыдущем такте и прошедшая через регистр 5 и первую группу входов коммутатора 3. Результат сложения поступает на вторую группу входов сумматора 2 коррекции и, пройдя через регистр 10 и первую группу входов коммутатора 4, поступает сдвинутым на один разряд влево на вторую группу входов сумматора 2. Таким образом, сумматор 2 и регистр 10 образуют накапливающий сумматор, который совместно с коммутатором 4 осуществляет умножение взвешенной суммы на три.

С выходов регистра 10 результат поступает на выходы 36,-36„ интеграла устройства. Деление суммы на число и осуществляется путем перенесения весовых функций результата íà k раэря- дов влево, Одновременно с поступлением на входы 31 -31> устройства значений функции на входы 32 и 32д устройства подаются соответствующие этим входным значениям контрольные коды, являющиеся остатком rro модулю три входных значений функции. Последовательность контрольных кодов поступает соответственно на вторую группу входов сумматора 14 по модулю три, который вместе с регистром 6 образу" ет накапливающий сумматор. На первую группу входов сумматора 14 в первом режим поступают инверсные значения с выхода регистра 6, а во втором режиме — прямое значение с выхода регистра 6. Это осуществляется путем прохода значений с выхода регистра 6 через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 27 и 28, на вторые входы которых поступает уровень с.входа 35 устройства.

Поступающие через входы 31„-31»

32, и 32 устройства значения функции и их контрольные коды подаются также на входы узла 15 свертки и первую группу входов узла 11 сравнения со" ответственно, Узел 15. определяет код остатка от деления значения Функции на три и подает его на вторую группу входов узла 11 сравнения. Узел ll сравнивает er о с контрольным кодом

5 153 и в случае из неравенства (по модулю три) вырабатывает сигнал ошибки.

Этот сигнал в конце такта по завершению переходного процесса записывается в триггер 7, а в следующем такте с выхода триггера 7 — на установочный вход триггера 18, Аналогично описанному на вход

L узла 16 свертки по модулю три и первую группу входов узла 12 сравнения поступают значения суммы и определенные для них контрольные коды с выходов регистров 5 и б соответственно.

На вход узла 17 свертки по модулю три и первую группу входов узла !3 сравнения поступают соответственно значения откорректированной суммы и контрольный код суммы в первом режиме либо значения откорректированной суммы и "0" во втором режиме, Это ооуществляется с помощью элементов И, на вторые входы которых поступают первый и второй выходы регистра 6 соответст-. венно, а на первые входы вЂ, сигнал с входа 35 устройства. Узлы 16 и 17 определяют для поступивших на их входы значений коды остатка по модулю три и подают полученные коды на входы узлов 12 и 13 сравнения, Узлы 12 и 13 сравнивают эти коды с контрольными кодами и в случае из неравенства (по модулю три) вырабатывают сигнал ошибки, Эти сигналы в конце такта запи- . сываются в триггеры 8 и 9 соответственно и в следующем такте поступают с выходов указанных регистров на установочные входы триггеров 19 и 20 ° На входы сброса триггербв 18 и 19, 20 приходят сигналы, поступающие с выходов триггеров 24 и 25, 26, которые усустанавливаются в "1" сигналами с выходов дешифратора 22 соответственно.

Эти сигналы удерживают триггеры 18 и 19, 20 в .состоянии "Нет ошибки" до прихода на их установочные входы результатов анализа полезной информации. Триггеры 18-20 представляют собой R-триггеры, т.е. триггеры с доминированием входа сброса над входом установки. Поэтому триггеры не реагируют на сигналы ошибки, полученные при анализе информации, предшествующей полезной, С выходов триггеров

18-20 сигналы контроля поступают на информационные входы коммутатора 23, на управляющий вход которого поступает код с выхода счетчика 21. Выход счетчика также подключен к дешифрато2922

Устройство цифрового интегрирования, содержащее три узла свертки по модулю три, три узла сравнения, первый и второй регистры, с первого по шестой триггеры, коммутатор результатов контроля, сумматор по модулю три.и сумматор подынтегральной функции, причем входы подынтегральной функции устройства соединены с входами первого узла свертки по модулю три и входами первого слагаемого сумматора подынтегральной функции, выходы которого соединены с информационными входами первого регистра, выходы которого соединены с входами .второго узла свертки по модулю три, 45

55 ру 22. До начала работы устройства счетчик удерживaåòñÿ в нулевом сос"тоянии сигналом, поступающим на его вход сброса через вход 33 устройства.

Далее сигнал инвертпруется и счетчик начинает считать си-хросигналы, поступающие на его счетный вход с синхровхода устройства. При этом сигналы

1 контроля с выходов триггеров I8-20 поочередно в цикле подключаются через информационные входы коммутатора не -. е"o выход 37, являющийся выходом результата контроля устройства, Одновременно с этим на выход 38 поступает код с выхода счетчика 21, однозначно соответствующий номеру триггера, При появлении неисправности в устройстве или на его входах 31 -3 . или

1 h

20 32„ -и 32 ошибка регистрируется первоначальйо одним из датчиков ошибки (триггеры 18-20) и в послед1ющих тактах подтверждается триггерами с боль-. шими номерами. Последовательность подключения сигналов контроля с ин формационных входов коммутатора 23 и его выход обеспечивает первоначальную регистрацию на выходе 37 устройства сигнала ошибки. от триггеров а порядке номеров 18-20. При этом на выходе 38 появляется код счетчика, соответствующий этому триггеру, .что однозначно указывает на место неис-. правности. Триггер 18 указывает ошибку ча входах 31, -31„ и 32, и 32 уст—

35 ройства, а также в узлах !5, !1, 7 и

18, Триггер 13 локализует неисправность с точностью до узлов 1,3,5, 6,14,27,28,16,12,8 и 19. Триггер 20 локализует неисправность с точностью до узлов 2, 4i10,29,30;!7,13,9 и 20.

Формула и з о б р е т е н и я

1532922

I входы контрольных разрядов устройст ва соединены с входами первой группы первого узла сравнения и входами первого слагаемого сумматора по модулю три, выходы которого соединены

5 с информационными входами второго регистра, выходы которого соединены с входами первой группы второго узла равнения, выходы первого, второго и третьего узлов сравнения соединены с,информационными входами первого, второго и третьего триггеров соответственно, выходы которых соединены с информационными входами четвертого, 15 пятого и шестого триггеров соответ ственно, выходы которых соединены с и формационными входами. коммутатора результатов контроля, управляюшие входы которого соединены с выходами щ0 с етчика, а выход подключен к выходу

-результата контроля устройства, выходы первого, второго узлов свертки по модулю три соединены с входами вторых групп первого, второго узлов 2S сравнения соответственно, выходы третьего узла свертки по модулю три соединены с входами первой группы третьего узла сравнения, вход сброса устройства соединен с входом сброса 30 счетчика,.выходы которого соединены с выходами кода типа неисправности устройства, входы синхронизации лер6ого и второго регистров, счетчика с первого по шестой триггеров соединены с входом синхронизации устройСтва, о т л и ч а ю щ е е с я тем, 1то,с целью повьппения точности, в него введены два коммута" îðà коррекции, третий регистр, сумматор кор1 екции, дешифратор, с седьмого по девятый триггеры, два элемента И и два

Элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, причем i-й выход первого регистра соединен с (i+1)-м информационным входом первой 45 группы (i=1,п, где n — разрядность подынтегральйой функции) первого коммутатора коррекции, i-1 (i l,ï-l) выход которого соединен с (i+1)-м входом группы входов второго слагаемого сумматора подынтегральной функции, выходы первого регистра соединены с входами первого слагаемого сум-. матора коррекции, выходы которого соединены с информационными входами третьего регистра, выходы которого соединены с входами. третьего узла свертки по модулю три и выходами интеграла устройства, i-й выход (i=2,n) третьего регистра соединен с (i-1)-м входом первой группы информационных входов второго коммутатора коррекции, i-й выход (i l,n-l) которого соединен с i-м входом группы входов второго слагаемого сумматора коррекции, i-й (i 1,n-l) выход первого регистра соединен с а-м входом второй группы информационных входов первого коммутатора коррекции, первый вход первой группы информационных входов первого коммутатора коррекции, первый вход группы входов второго слагаемо" го сумматора подынтегральной функции, входы второй группы информационных входов второго коммутатора коррекции и i-й вход группы входов второго слагаемого сумматора коррекции соединены с шиной логического нуля устройства, вход задания режима работы устройства соединен с управляющими вхо- . дами первого и второго коммутаторов коррекции, а также первыми входами элементов И и элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ, установочный вход устройства соединен с входами сброса всех регистров и триггеров, кроме четвертого, пятого и шестого,.вход синхронизации устройства соединен с входом синхронизации третьего регистра, первый и второй выходы второго регистра соединены с вторыми входами первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соот.— ветственно, входами второй группы второго узла сравнения и вторыми входами первого и второго элементов И соответственно, выходы которых соединены с первым и. вторым входами второй группы третьего узла сравнения соответственно, выходы первого и.второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с первым и вторым входами второй группы первого узла сравнения соответственно, с первого по третий выходы дешнфратора,соединены с входами установки "1" с седьмого по девятый триггеры, выходы которых соединены с входами установки в "О" с четвертого по шестой триггеры соответственно °

1332922

Составитель А. Чеканов

Редактор Л. Пчолинская Техреду.Олийнык Корректор g. Бескид

Заказ SIOO/53 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 101