Устройство ввода-вывода матричной вычислительной системы

 

Изобретение относится к вычислительной технике, в частности к устройствам обработки информации на базе матричных процессов. Цель изобретения - повышение надежности устройства за счет его перестраиваемости. Цель достигается за счет того, что устройство содержит M блоков 2 ввода-вывода, где M - число строк обрабатывающей матрицы матричной вычислительной системы, каждый из которых содержит узел 7 буферной памяти, узел 8 распределения данных, счетный узел 9, узел 10 связи, узел 11 активизации, узел 12 синхронизации. 7 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (5g 4 С 06 Г 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ

»

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPblTHRM

ПРИ ГКНТ СССР

l (21) 4353260/24-24 (22) 19.11,87 (46) 15.12.89. Бюл. У 46 . (71) Специализированное проектно-конструкторское бюро автоматизированных систем управления Узбекского научнопроизводственного объединения "Кибернетика" AH УЗССР (72) В.M.Êîðoáêèí и В.Ю.Эльман (53) 681.325(088.8) (56) Специализированные сверхбыстродействующие ЭВМ для обработки изображений. — Вычислительная техника, 1982, ll 47, с. 16-20.

Патент ClllA И,4215401, кл. кл. С 06 Г 7/00, опублик. 1978.

„„SU„„1529234 А 1

2 (54) УСТРОЙСТВО ВВОДА-ВЫВОДА МАТРИЧ-

НОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ (57) Изобретение относится к вычислительной технике, в частности к устройствам обработки информации на базе матричных процессоров. Цель изобретения — повышение надежности устройства за счет его перестраиваемости. Цель достигается эа счет того, что устройство содержит m блоков 2 ввода-вывода, где m — число строк обрабатывающей матрицы матричной вычислительной системы, каждый из которых содержит узел 7 буферной памяти, узел 8 распределения данных, счетный узел 9, узел 10 связи, узел 11 активизации, узел 12 синхронизации. 7 ил.

1529234

Изобретение относится к вычислит ельной технике и может быть использовано при проектировании вычислительных систем на базе цифровых матричных процессоров„

Цель изобретения - повышение надежности устройства за счет его перестраиваемости.

На фиг.l представлена схема предагаемого устройства; на фиг.2— хема узла связи.; на фиг.3 — схема зла активизации; на фиг,4 — схема четного узла на фиг.5 — схема узла уферной памяти; на фиг.6 — схема уза распределения данных на фиг.7 хема узла синхронизации.

Устройство содержит первую управлящую магистраль 1, блоки 2 ввода-выода, информационную магистраль 3, ин-20 ормационные входы-выходы 4 группы стройства, вторую и третью управляюие магистрали 5 и 6.

Каждый блок ввода-вывода включает эел 7 буферной . памяти, узел 8 рас-25 ределения данных, счетный узел 9, зел 10 связи, узел 11 активиации, узел 12 синхронизации, вхоы-выходы 13 и 14 узла связи, входыход 15 узла синхронизации, входы

16-18 узла буферной памяти, вход 19 четного узла и вход 20 узла распределения данных.

Узел 10 связи образуют селектор

21, адресов, элеме T 22 задержки, вы ход 23 элемента задер "..и, триггер 24, информационный вход 25 триггера, одновибратор 26 шинный формирователь

Ф У ! 27, выходы 28 и 29 селектора 21 ад ресов, выход 30 и вход 31 шинного 40 формирователя, первый и второй элементы И 32 и 33, входной регистр 34 данных, выход 35 первого элемента И, выход 36 второго элемента И, регистр

" 37 установок,.регистр 38 режима, од.новибратор 39, элемент ИЛИ 40, формирователь 41 импульса и выходной ре гистр 42 данных.

Узел 11 активизации содержит комму- 50 татор 43, формирователь 44 импульса, . выход 45 коммутатора, первый элемент

ИЛИ 46, вход 47 формирователя импульса, выход 48 первого элемента ИЛИ, выход 49 второго элемента ИЛИ, триггер 50, выход 51 триггера, элемент

И 52, выход 53 элемента И, счетчик

54, элемент 55 сравнения и второй элемент ИЛИ 56.

Счетный узел 9 включает первый

57 и второй 58 счетчики, выход 59 второго счетчика, элемент ИЛИ 60, выход 61 первого счетчика, первый вход

62 элемента ИЛИ, первый элемент И 63, второй вход 64 элемента ИЛИ, второй элемент И 65; вход 66 первого элемента И, элемент HE 67, мультиплексор

68 и выход 69 второго счетчика, Узел 7 буферной памяти образуют мультиплексоры 70, элементы HJIH 71 группы, выходы 72 мультиплексороп, элементы 73 памяти, выходы 74 элементов ИЛИ, элемент. HE 75, выход 76 элемента НЕ, выходы 77 элементов памяти, регистры 78, элементы И 79, выходы

80 регистров, выходы 81 элементов И, буферные элементы 82 и элемент ИЛИ

83, Узел 8 распределения данных содержит дешифратор 84, выходы 85 дешифратора, мультиплексоры 86, управляющие входы 87 мультиплексоров и элемент

88 постоянной памяти.

Узел 12 синхронизации включает вход 89 запуска узла синхронизации, генератор 90 тактовых импульсов, мультиплексор 91, выходы 92 и 93 соответственно генератора тактовых импульсов и мультиплексора, первый одновибратор

94, первый элемент И 95, выход 96 первого элемента И, первый триггер 97, выход 98 первого триггера, первый счетчик 99, выход 100 переноса и информационный выход 101 первого счетчика, второй одновибратор 102, выход 103 второго одновибратора, выход

104 первого одновибратора, второй триггера 105, демультиплексор 106, выход 107 второго триггера, элемент

108 постоянной памяти, второй элемент

И 109, элемент И-HE 110, элемент ИЛИ

111 второй счетчик 112, третий триггер 113, выход 114 третьего триггера, элемент НЕ 115 и третий элемент И 116.

Блок 2 устройства обеспечивает работу в трех режимах:

1) прием информации с магистрали 3, 2) выдача информации в магистраль

3; ,3) обмен информацией между памятью блока 2 и матрицей кромочных процессор ов (NKII)

В первом режиме по группе адресных линий магистрали 1 на селектор 21 ад ресов поступает адрес регистра 38 данного блока 2, на первый вход элемента И 33 подается активный логичес50

5 152923 кий уровень, разрешающий стробирование регистра 38. По сигналу синхронизации задатчика (СХЗ) магистрали 1в регистр

38 записывается код первого режима работы. С выхода элемента И 33 сиг5 нал синхронизации поступает также и на одновибратор 39, вырабатывающий короткий импульс предустановки, который устанавливает в исходное состоя- 10 ние триггеры и счетчики блока 2, Код режима подключает шинный формирователь

27 на прием информации с магистрали

3,подключает к входу стробирования счетчика 59 выход переноса счетчика 15

57, поступает на управляющий вход— мультиплексоров 70, которые подключают информационные входы памяти к ре" гистру 34, проходит на вход элемента

108 и на управляющие входы мультиплек"20 сора 91 и демулътиплексора )06. Мультиплексор 91 подключает к входу триггера 97 сигнал СХЗ магистрали 3 через элемент И 109. На второй вход элемента И 109 поступает уровень активиза- 25 ции с выхода триггера 50. Благодаря этому триггер 97 устанавливается только при условии активизации данного блока 2. Демультиплексор 106 подключает выход триггера 105 к линии 3.3 30 синхронизации исполнителя магистрали 3 (СХИ}.

Сигнал синхронизации с выхода элемента И 33 через элемент ИЛИ 40 и элемент 22.задержки устанавливает триггер 24, который выставляет активный логический уровень в линии 1.4магистрали 1. Элемент 22 обеспечивает задержку. выдачи сигнала СХИ на время, необходимое для настройки схемы бло- 40 ка 2, После снятия сигнала СХ3 с линии .

1.3 магистрали 1 триггер 24 сбрасывается импульсом сброса с выхода одновибратора 26. Сигнал СХИ с линии . 45

1.4 магистрали 1 снимается, На селектор адресов поступает адрес регистра 37 данного блока 2. По сигналу СХЗ в регистр 37 записывается уставка.

Уставка содержит:

1) код эстафеты передачи активности;

2) код, определяющий число участвующих в обмене элементов ?3 памяти;

3) код, определяющий, какие из элементов 73 памяти участвуют в обмене;

4 6

4) сигнал активизации, Код передачи эстафеты активности поступает на управляющие входы коммутатора 43.

Код, определяющий число участвующих в обмене элементов памяти, подается на элемент 55 сравнения и определяет коэффициент пересчета счетчика 54 (от 0 до 8).

Код, определяющий, какие из элементов 73 памяти участвуют в обмене, подается с регистра 37 на вход элемента 88 постоянной памяти, На вход коммутатора 43 заведены линии активизации с выходов одновибраторов 44 всех блоков 2 устройства, Число блоков 2, участвующих в данном.обмене, и последовательность их активизации задаются кодом эстафеты передачи активизации„который подключает к выходу коммутатора 43 линию активизации того модуля, который активизируется перед данным.

Если блок 2 активизируется первым н данном обмене, то на выход коммутатора 43 подключается линия активи— зации с последнего блока 2, участвующего в данном обмене °

Если в обмене участвует только один блок 2, то на выход коммутатора

43 подключается линия активизации с одновибратора 44 этого же блока 2.

Сигнал активизации поступает в регистр

37 только того блока 2, который активизируется первым в данном обмене.

Этот сигнал через элемент ИЛИ 46 устанавливает триггер 50.

Если блок 2 не является первым, то триггер 50 устанавливается сигналом активизации с выхода предыдущего блока 2, Активный логический уровень на выходе триггера 50 разрешает прием сигнала СХЗ магистрали 3, прохождение импульсов стробирования на счетчик 54 и поступает на вход СЯ шинного формирователя 27, открывая его.

Входные данные поступают байтами по магистрали 3 на входы шинных формирователей всех блоков 2 устройства.

По сигналу СХЗ входные данные записываются в регистр 34 активизированного блока 2. С выхода регистра 34 данные подаются через мультиплексоры 70 на входы элементов 73 памяти. Кроме того, по сигналу СХЗ устанавливается триггер 97, который запускает цикл об1529234 ращения к памяти, разрешая прохождеНие тактовых импульсов с генератора

90 на счетчик 99, Элемент 108 формирует следующие

5 сигналы:

1) сигналы на входе 16.2 .выбора трок и столбцов в зависимости от состояния счетчика 99;

2) сигнал на входе 16.3 записисчитывания в зависимости от состояния счетчика 99, режима работы и входа 4.5 (запись-чтение);

3) импульс на выходе 15.1 переключения счетчика 54 в зависимости от со.15 стояния счетчика 99 и режима работы;

4) импульс на входе 16.1 стробирования регистров 78 в зависимости от состояния счетчика 99;

5) сигнал на входе 16.4 управления 20 буферными элементами 82 в зависимости от режима работы входа 4.5„

6) сигнал на входе 5.4 управления мультиплексором 68 в зависимости от состояния счетчика 99. 25

На выходе 85,1 дешифратора 84 устанавливается первый сигнал записи, который поступает на входы всех мультиплексоров 86, Элемент 88 устанавливает мульти-! плексоры 86 (в зависимости от кода, определяющего, какие из восьми элемен тов 73 памяти участвуют в обмене) так, что первый сигнал записи поступает на вход элемента ИЛИ 71, выход которого связан с первым из у-:."-"твующих в обмене элементов 73 памяти, второй сигнал записи (выход 85,2) поступает на вход элемента ИЛИ 71, выход которого связан с вторым участвующим в обме — 4 не элементом памяти и т.д, Таким образом, первый поступивший байт входных данных записывается в первый участвующий в обмене элемент

73 памяти, По окончании цикла обращения к памяти переключается счетчик

54; на выходе 85.2 дешифратора 84 устанавливается второй сигнал записи.

По сигналу с выхода переноса счетчика 99 одновибратор 102 формирует импульс, котррый. сбрасывает триггер 97 и устанавливает триггер 105.

С выхода триггера 105 сигнал поступает на вход демультиплексора 106,. который устанавливает в линии 3.3

55 магистрали 3 сигнал СХИ. После сня-тия с линии 3,2 магистрали 3 сигнала

СХЗ одновибратор 94.формирует импульс броса триггера 105, который сбрасы- вается и снимает с линии 3.3 магистрали 3 сигнал СХИ.

При поступлении второго байта данных процесс повторяется. Данные записываются во второй участвующий в обмене элемент 73 памяти и т.д.

При поступлении и-го байта данных (где п — число участвующих в обмене элементов памяти) данные записываются в последний из участвующих в обмене элемент памяти, после чего на выходе элемента 55 сравнения устанавливается активный логический уровень, который сбрасывает триггер

50„ счетчик 54 и запускает формирователь 44. При этом активизация блока 2 снимается, Формирователь 44 формирует импульс активизации, который активизирует следующий блок 2 устройства и переключает адресные счетчики 57 и 58 данного блока 2 .

Во втором режиме работа блока 2 отличается тем, что сигнал управления записью элемента 108 не формируется, Кроме того, шинный формирователь 27 переключается на вьдачу.информации в магистраль 3, С выходов элементов памяти данные поступают на первые входы соответствующих элементов И 79 на вторые входы которых поступают сигналы разреше" ния записи с выходов элементов 71.

С выхода элемента ИЛИ 83 данные записываются в регистр 42 и через шинный формирователь подаются в магистраль 3, Таким образом, вывод информации магистрали 3 происходит в такой же последовательности, что и ввод.

В третьем режиме в регистр 38 записывается код третьего режима. Элементы 71 коммутируются так, что пропускают сигнал управления записи независимо от состояния входа 17. Счетный вход счетчика 58 подключается к входу 5,3.

Ыультиплексор 91 и демультиплексор

106 переключаются на прием и вьдачу сигналов синхронизации с магистрали

5 соответственно, В третьем режиме все блоки 2, участвующие в обмене, работают параллельно.

Б зависимости от состояния линии

5.5 магистрали 5 происходит прием информации с магистрали 4 или вьдача информации в магистраль 4.

1529234

При выдаче информации элемент 108 открывает буферные элементы 82. Сигнал управления записью не формируется.

При поступлении сигнала СХЗ магист5 рали 5 устанавливается триггер 97 и запускается цикл обращения к памяти.

Информация из элементов памяти записывается в регистры.78 и через буферные элементы поступает в магистраль

4. По окончании цикла обращения к памяти триггер 97 сбрасывается и устанавливается триггер 105. На линии

5.6 магистрали 5 устанавливается сиг- 15 нал СХИ, Сигнал СХ3 с линии 5.3 магистрали 5 снимается, сбрасывается триггер 105, снимается сигнал СХИ.

Далее процесс повторяется. Счетчик

58 переключается при снятии сигнала

СХИ, По окончании выдачи первого фрагмента данных в счетчик записывается начальный адрес следующего фрагмента и т.д. 25

При приеме. информации элемент 108 переводит элементы 82 в третье состояние, сигнал управления записью формируется. Информация поступает на входы элементов 73 памяти. В остальном работа схемы не отличается от работы при выдаче информации.

При отсутствии сигнала синхронизации СХЗ устанавливается триггер 113, Сигнал с выхода триггера 113 поступает на вход элемента 108 постоянной

35 памяти,,запрещая формирование сигналов управления памятью GAS и МЕ, Сигнал с выхода триггера 113 поступает также на вход параллельной записи счетчика 112, разрешая счет.

При поступлении сигнала СХЗ триг-. гер 113 сбрасывается.

Формула. изобретения 45

Устройство ввода-вывода матричной вычислительной системы, содержащее

m блоков ввода-вывода, где m — число строк обрабатывающей матрицы матрич50 ной вычислительной системы, причем первые управляющие входы-выходы, первые информационные входы-выходы, вторые управляющие входы-выходы с первого по m-й блоков ввода-вывода соединены между собой соответственно через первую управляющую, информационную и вторую управляющую магистрали устройства, второй информационный вход-выход Ь-го блока ввода-вывода подключен к Ь-му информационному вхо" ду-выходу. группы устройства (где Ь=

=1,...,m) при этом каждый блок ввода-вывода содержит узел связи, узел,. синхронизации, узел буферной памяти, счетный узел, причем в каждом блоке ввода-вывода первый информационный вход-выход блока ввода-вывода подключен к первому информационному входу-выходу узла связи и к первому уп-, равляющему входу-выходу узла синхронизации, первый управляющий вход-выход блока ввода-вывода соединен с управляющим входом-выходом узла связи, второй информационный вход-выход блока ввода-вывода подключен к информационному входу-выходу узла буферной памяти, второй управляющий вход-выход блока ввода-вывода подключен к счетному входу счетного узла и к второму управляющему входу-выходу узла синхронизации, выходы узла синхронизации и счетного узла подключены соответственно к первому управляющему входу и к адресному входу узла буферной памяти, второй информационный вход-выход узла связи подключен к третьему управляющему входу-выходу узла синхронизации, к второму управляющему входу узла буферной памяти и к первому управляющему входу счетного узла, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства за счет его перестраиваемости, третьи управляющие входы-выходы блоков ввода-вывода с первого по ш-й соединены между собой через третью управляющую магистраль, при этом каждый блок ввода-вывода содержит узел активизации и узел распределения данных, причем в каждом блоке ввода-вывода третий управляющий вход-выход блока вво- да-вывода подключен к управляющему входу-выходу узла активизации и к второму управляющему входу счетного узла, третий управляющий вход-выход узла синхронизации подключен к первому управляющему входу узла распре,деления данных, выходы с первого по восьмой которого подключены соответственно к информационным входам с первого по восьмой узла буферной памяти, первый выход узла активизации подключен к второму управляющему входу узла распределения данных, информационный вход, первый и второй

1529234

4 1 управляющие входы узла активизации п одключены соответственно к первому, в торому и тре тъему входам узла св яз и, ретий управляющий вход узла активиации подключен к выходу узла сикхониэации, второй выход узла активиации подключен к управляющим входам зла связи и узла синхронизации, при том узел активизации содержит триг10 ер, счетчик„элемент. сравнения, оммутатор, формирователь импульса, ва элемента ИЛИ и элемент И, прием первый, второй и третий управяющие входы узла активизации подклю15 ены соответственно к первым входам. ервого элемента ИЛИ, второго элеента ИЛИ и элемента И, информационФ вход узла активизации подключен первому информационному входу комутатора и к первому входу элемента равнения, выход коммутатора подклюен к второму входу первого элемена ИЛИ, выход которого подключен к инормационному входу триггера, выход счетчика подключен к первому выходу узла активизации и к второму входу элемента сравнения, выход которого подключен к второму входу второго элемента ИЛИ и к входу формирователя им пульса, выход которого подключен к

;второму информационному входу коммута тора и к управляющему входу-выходу узла активизации, выход второго эле мента ИЛИ подключен к входу установки в "0" счетчика v. к входу установки в 35

"0" триггера, выход к-".орого подключен к второму выходу узла активизации и к второму входу элемента И, выход которого подключен к счетному входу счетчика, при этом узел распределения данных содержит дешифратор, элемент постоянной памяти и восемь мультиплексоров, причем первый и второй управляющие входы узла распределения данных подключены соответственно к адресному входу элемента постоянной памяти и к входу дешифратора, первый выход дешифратора подключен к первым информационным входам мультиплексоров с первого по седьмой и к информационЭ ному входу восьмого мультиплексора, второй выход дешифратора подключен к вторым информационным входам мультиплексоров с первого по седьмой, третий выход дешифратора подключен к третьим информационным входам мультиплексоров с первого по шестой, четверtbN выход дешифргтора подключен к четвертым информационным входам мультиплексоров с первого по пятый, пятый выход дешифратора подключен к пятым информационным входам мультиплексоров с первого по четвертый, шестой выход дешифратора подключен к шестым информационным входам мультиплексоров с первого по третий, седьмой выход дешифратора подключен к седьмым информаци- онным входам первого и второго мультиплексоров, восьмой выход дешифратора подключен к восьмому информационному входу первого мультиплексора, выход элемента постоянной памяти подключен к управляющим входам мультиплексоров с первого по восьмой, выходы которых подключены соответственно к выходам с первого по восьмой узла распределения данных.,1529234

1529234

1529234 г.7

Составитель В,Смирнов

Редактор А.Огар Техред Л.Сердюкова Корректор Э. Лончакова

Заказ 7643/45 Тираж 668 Попдисное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно †издательск комбинат "Патент", r. Ужгород, ул. Гагарина, 101