Демодулятор фазоманипулированных сигналов

 

Изобретение относится к технике связи. Цель изобретения - повышение помехоустойчивости. Демодулятор содержит умножитель 1 частоты, узкополосный фильтр 2, делители 3 и 5 частоты, фазовращатель 4, линии 6 и 8 задержки, фазовый детектор 7, АЦП 9, формирователь 10 импульсов, блок сумматора-накопителя 11 двоичного кода, элемент 12 задержки, дешифратор 13, управляемый фазовращатель 14 и детектор 15. Цель достигается путем обеспечения корректировки фазы опорного колебания на величину скачка фазы. В результате несмотря на быстрые флуктуации фазы опорного напряжения равномерно распределенные на интервале 0-2φ, на втором входе детектора 15 фаза напряжения остается постоянной. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК ( (19) (11) А1 (З11 4 Н 04 L 7/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (2)) 4363550/24-09 (22) 13.01.88 (46) 30.10.89. Вюп. № 40 (72) А.К.Курышкин, Ю.А.Косарев, А.П.Колойденко, В.С.Скляров и А.В.Товарницкий (53) 621.396.662(088.8) (56) Авторское свидетельство СССР

¹ 511716, кл. Н 04 Ь 7/02, 1976. (54) ДЕМОДУЛЯТОР ФАЗОМАНИПУЛИРОВАННЫХ СИГНАЛОВ (57) Изобретение относится к технике связи. Цель изобретения — повышение помехоустойчивости. Демодулятор содержит умножитель 1 частоты, узкопо2 лосный фильтр 2, делители 3 и 5 час- i тоты, фазовращатель 4, линии 6 и 8 задержки, фазовый детектор 7, АЦП 9, формирователь 10 импульсов, блок сум-. матора-накопителя 11 двоичного кода, эл-т 12 задержки, дешифратор 13, управляемый фазовращатель 14 и детектор 15. Цель достигается путем обеспечения корректировки фазы опорного колебания на величину скачка фазы. В результате несмотря на быстрые флуктуации фазы опорного напряжения равномерно распределенные на интервале

0-2«, на втором входе детектора 15 фаза напряжения остается постоянной.

2 ил. 2 табл.

1518902

Изобретение относится к технике связи и может быть использовано в

30 системах передачи pàííüãõ сигнала с фазовой манипуляцией.

Цель изобретения — повышение помехоустойчивости.

Ца фиг,l показана структурная электрическая схема демодулятора фаэоманипулированных сигналов; на 10 фиг.2 — схема блока сумматора-накопителя °

Демодулятор фазоманипулированных сигналов содержит умножитель 1 частоты, узкополосный фильтр 2, дели- 15 тель 3 частоты, фаэовращатель 4, дополнительный делитель 5 частоты, линию задержки 6, фазовый детектор 7, дополнительную линию задержки 8, аналого-цифровой преобразователь (АЦП) 20

9, формирователь 10 импульсов, блок

11 сумматора накопителя двоичногб кода, элемент задержки 12, дешифратор 13, управляемый фазовращатель 14, цетектор 15. 25

Блок 1 ) сумматора накопителя включает в себя ш-разрядный накапливающий сумматор 16 по модулю и, логические схемы И 17, элемент задержки 18, RS-триггеры 19 и инвертор 20.

Демодулятор фазоманипулированных сигналов работает следующим образом.

ФазоманипулированнЬ|й сигнал поступает на вход умножителя l, где в процессе удвоения частоты устраняется манипуляция фазы сигнала, а в узкополосном фильтре 2 ослабляется влияние помех. При помощи делителя 3 и фазовращателя 4 получается опорное напряжение необходимой частоты и фазы, которое 40 поступает на вход дополнительного делителя 5 непосредственно и.через дополнительную линию задержки 8 на вход управляемого фаэовращателя 14.

До появления скачка фазы опоРного 45 напряжения разность фаэ напряжений на входах детектора 7 постоянна и определяется временем задержки линии 6. При появлении скачка фазы на выходе делиI теля 5 его величина Ь|, уменьшается

50 в два раза.

Такое изменение масштаба фазовой плоскости опорного напряжения позволяет измерить и идентифицировать с с на интервале 0-2 1 получая на выходе фазового детектора 7 напряжение расI согласования, пропорциональное 4(,о, которая при синусоидальной рабочей характеристике детектора 7 равно

V,, Ю

V V (t) V (+t ) - - sin

92 Он Он 3 2 2

Очевидно, что при Ь =О, V О.

Изменившееся скачком напряжение на выходе фазового детектора 7 поступает на формирователь 10, который на выходе выдает импульс, разрешающий преобразование выходного напряжения детектора 7 в двоичный код. Эту операцию осуществляет АЦП, число выходов и которого k =-log; — зависит от требуе 2 мой точности корректировки скачка фазы.

Выходной двоичный код с АЦП 9 поступает в блок. 11. Кроме того, с дополнительного выхода АЦП 9 на дополнительный вход блока ll поступает информационный сигнал о знаке выходного напряжения детектора 7. Причем, если величина скачка фазы лежит в пределах О-Т, то напряжение положительно, а если fl -2 fl — отрицательнб.

АЦП 9 и блок 11 позволяет провести обратное преобразование масштаба фазовой плоскости.

Работа накапливающего сумматора

16 строится на основе таблицы истинности, в которой на пересечении значения д-й строки и значения ) — столбца записан результат суммы, который в общем виде можно представить соотношением

О, + P> (mod n), (1) где Ы,, — слагаемые, а, — реэуль1 тат суммы.

Таблица истинности для n = 16 выглядит следующим образом (табл.))

Так, например, для 4 =9, f3> ) 2, п=l б тогда M, + =21, а сумма по

mod n = 9 +12 mod 16 5, что равно остатку от деления суммы c4 + д на

I () число и е

Описанный алгоритм работы реализуется сумматорным способом, так как слагаемые представляются в двоичном коде.

Основу узла, выполняющего операцию суммирования, составляет обычный двоичный сумматор, снабженный дополнительными логическими цепями, обеспечивающими выполнение операции сложения по соответствующему модулю.

Но так как сложение выполняется в двоичном коде и m — число разрядов сумматора равно целому логарифму п по основанию два

В общем случае п должно равняться целой степени числа 2 (8 по 45 ); (16 rro 22,5 ); (32 по 11,25 ); (64 по 5 6 ) и тп.

1518902 6

tn = 1од п, При п16 AIgT 9 должен иметь вото двоичный накапливающий с ато щи умм тор семь точек отсчета и число выходов

16 (при п =2 ) может быть реализован k-1=3. последовательным соединением m — - чис- Ч rA ". ") етверть (к-и) разряд, старший ла двоичных разрядов сумматора без для блока 11, формируется с помощью дополнительных логических цепей и об- инвертора 5 на основании сигнала с ратной связи. дополнительного выхода АЦП 9, эавиКроме накапливающего сумматора 16 сящего от полярности преобразованв блок 11 конст ктивн ру ивно входит ли- 10 ного в двоичный код напряжения. При нейка из ш — числа RS-триггеров 19, положительной полярности это 1 образующих вторую ступень памяти, при отрицательной 0". элемент з е жки !8 ад р и 8 и m логических Тогда скачок фазы на выходе фазосхем И 17, которые позволяют осу- вращателя 4 Ч eq = 315 (-45 ) на выществить своевременную перезапись !5 ходе делителя 5 Ь, =-22,5 приведет сформированного ко а из нака к появлению на выходе фазового детекщего сумматора 16 во вторую ступень тора 7 напряжения V „з1п аЧ памяти RS-триггеров с помощью управ- дцП 9 к выдает код — 010. ляющего сигнала, поступающего после Однако такой же код был бы сформиокончания переходных процессов в на- 20 рован на выходе ФЩ и в случае скачкапливающем с ммато е 16 и обн н у р 6 и обнуления ка фазы hg =45 . Эту неоднозначность о

RS-триггеров 1 9 .

6 и обн н

° позволяет Разрешить сигнал 6 допол-

Двоичный код поступает на соот- нительного выхода АЦТ1, несущий инветствующие входы дешифратора 13 ° формацию о знаке выходного напряжеВыходной сигнал с дешифратора 13 по- 25 ния фазового детектора 7. Поэтому в ступает на один из управляющих входов рассматриваемом случае скачку фазы фазовращателя 14, который обеспечи- Щ,Р =-45 соответствующий код )010, вает корректировку фазы опорного ко- а д<р 45 код 0010, лебания на величину скачка фазы. На выходе блока 11 сформируется

Если с течением времени возникает 30 код 1010 при этом на соответствующем следующий спонтанный скачок фазы выходе дешифратора 13 появится сигнал, опорного напряжения, то демодулятор который и определит величину коррекопределяет величину этого скачка, тирующего сдвига фазы в управляемом причем соответствующие ей двоичный фазовращателе 14 (-45 ) код суммируются с хранящимся в блоке Таким образом, несмотря на быст11 ко ом дом первичного скачка и переэа- рые флуктуации фазы опорного напря35 писывается во вторую ступень памяти жения, равномерно распределенные на блока 1! . Далее новый скачок фазы интервале 0-2», на втором входе дескорректируется, как и первьФ. При тектора 15 фаза напряжения остается последующих скачках фазы сумма их постоянной. вел н ичин может превысить 2», 40

Формула изобре тения

В этом случае накапливающий сумматор в блоке l позволяет р позволяет учесть Демодулятор фазоманипулированных периодичность тригонометрических функ- сигналов, содержащий детектор и поций, описывающих опо ный сигнал опорный < 45 следовательно соединенные умножитель

Работу демодулятора фаэоманипули- частоты, узкополосный фильтр, делированных сигналов можно пояснить на тель частоты и фазовращатель, послеконкретном примере. довательно соединенные линию задержки и фазовый, детектор, второй вход

Пусть интервал 0-2» разбит на 16 5р которого соединен с входом линик заподинтервалов (n16) по 22,5 . держки, объединенные первый вход деКаждому значению угла соответст- тектора и вход умножителя частоты вует 4-разрядный двоичный код (см. являются входом демодулятора, а вытабл.2) . ход детектора является выходом демо55 дулятора, отличающийся тем, что, с целью повышения помехоустойчивости, в него введены дополнительная линия задержки, дополнительный делитель частоты, аналого)5)8902

Таблица!

2 3 4 5 6 7 8 9 IO ll 12 13 14 15

2 3 4 5 6 7 8 9 10 11 12 13 14 15

О 1

2 3 4 5 6 7 8 9 10 l l 12 13 14 15 О

2 2 3 4 5 6 7 8 9 10 11 12 13 14 )5 О 1

5 6 7 8 9 10 11 12 )3 14 15 О ) 2

3 3 4

2 3

4 4 5 6 7 8 9 10 11 12 13 14 15 О 1

5 5 6

7 8 9 10 11 12 13 14 15 О 1 2 3 4

8 9 10 ll 12 13 14 15 О I 2 3 4 5

6 6

7 7 8 9 !О 11 12 13 14 15 О 1 2 3 4 5 6

8 8 9 10 ll 12 13 14 15 О 1 2 3 4 5 6 7

9 9 10 11 12 13 14 15 О I 2 3 4 5 6 7 8

12 13 14 15 О 1 2 3 4 5 6 7 8 9

10 10 11

11 11 12 13 14 15 О ) 2 3 4 5 6 7 8 9 10

14 15 О 1 2 3 4 5 6 7 8 9 10 11

12 12 13

13 )3 14 15 О 1 2 3 4 5 6 7 8 9 10 1) )2

1 2 3 4 5 6 7 8 9 !0 )l 12 13

14 14 15

2 3 4 5 6 7 8 9 )О ll 12 13 14

l5 15 О 1

П р и м е ч а н и е: О, 1, 2, ..., 15 — возможные значения слагаемых и pe3ультаты суммы. цифровой преобразователь (ФЩ ) и последовательно соединенные формирователь импульсов, элемент задержки, блок сумматора-накопителя, дешифратор и управляющий фаэовращатель, выход которого подключен к второму входу детектора, а вход через дополнительную линию задержки — к объединенным выходу фа э ов раща тел я и входу дополнительного делителя частоты, выход которого подключен к объединенным входам линии задержки и фазового детектора, выход которого подключен к объединенным сигнальным входам АЦП и формирователя импульсов, выход которого че) ез АЦП подключен к информационным входам блока сумматора-накопителя, к сигнальному входу которого подключен дополнительный выход АЦП.

1О

1518902

К-й выход

АЦП 9

Номер Нижняя

0000

О О

0000

000

1 22,5 0001

2 45 0010

3 67,5 0011

4 90 0100

5 112,5 0101

0001

11,2

001

22,5

010

0010

33,7

011

001 1

10а

0100

0101

101

6 135

67,5

0110

110

0110

78,7

7 157,5 0111

0111

000

1000

1000

-11 2

-22,5

-33,7

001

1001

1001

1010

010

1010

101 1

011

1011

1100

1100

110

-56,9

-67,5

-78,7

101

1101

1101

110

1110

1110

110

8 180

9 202,5

10 225

1) 247,5

12 270

13 2925

14 315

15 337,5

Двоичный На выходе Двоичный код Д.5 код на выходе

АЦП 9

Т а б л и ц а 2

Двоичный код на выходе блока 11

1 518902

Om яипз

Составитель О.Мелькова

Редактор М.Недолуженко Техред Д,Сердокова Корректор Т.Палий

Заказ 6612/57 Тираж 626 Подписное

BHHHIIH Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101