Функциональный преобразователь

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях. Целью изобретения является повышение быстродействия. Преобразователь содержит регистр 1 аргумента, информационный вход 2, вход 3 запуска, первый триггер 4, первый элемент И 5, регистр 6 нижней границы, регистр 7 верхней границы, сумматор 8, первую схему сравнения 9, регистр 10 последовательных приближений, первый блок 11 памяти, второй блок 12 памяти, второй триггер 13, вторую схему сравнения 14, второй элемент И 15, элемент ИЛИ 16, третий элемент И 17, выход 18 результата, тактовый вход 19, элемент задержки 20. 1 ил.

СОЮЗ СОВЕТСКИХ.

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК рж8юзМ3

i1ATFJTH ) .:: «"-1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

IlPH ГКНТ СССР (21) 4348709/24-24 (22) 28.12.87 (46) 15.09.89. Бюл. ¹- 34 (71) Киевский политехнический институт им. 50-летия Великой Октябрьской социалистической революции (72) В,И.Корнейчук, А,П.Марковский, Г.B.Áåçêoðoâàéíàÿ и Е.А.Маслянчук (53) 681.325(088.8) (56) Авторское свидетельство СССР № 1015375, кл. G 06 F 7/544, 1981, Авторское свидетельство СССР

¹ 1285465, кл, G 06 Р 7/544э 1985, (54) ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к вычислительной технике и может быть исполь„„SU„„1508207 А 1 51> 4 G 06 F 7/544

2 зовано в специализированных вычислителях, Целью изобретения является повьппение быстродействия, Преобразователь содержит регистр 1 аргумента, информационный вход -2, вход 3 запуска, первый триггер 4, первый элемент

И 5, регистр 6 нижней границы, регистр 7 верхней границы, сумматор

8, первую схему сравнения 9, регистр

10 последовательуых приближений, первый блок 11 памяти, второй блок

12 памяти, второй триггер 13, вторую схему сравнения 14, второй элемент

И 15, элемент ИЛИ 16, третий элемент

И 17, выход 18 результата, тактовый вход 19, элемент задержки 20. 1 ия. интервала, заключающего в себе искомый код, причем на каждом шаге вели» чина укаэанного интервала уменьшается вдвое, Адреса, по которым хранятся в первом блоке 11 памяти аргумента верхняя и нижняя границы интервала, фиксируются соответственно на регистрах

7 и 6. В каждом такте адреса с указанных регистров 6 и 7 поступают на входы сумматора 8, код с выхода которого со сдвигом на один разряд вправо фиксируется на регистре 10 последовательных приближений. Код аргумента, считанный с первого блока 11 памяти, поступает на схему 9 сравнения, где сравнивается с кодом аргумента, заданного на регистре 1, Если считанный код совпадает с кодом поступившего аргумента, то на выходе признака равенства первой схемы 9 сравнения формируется единичный сигнал, который свидетельствует о том, что искомое ближайшее найдено, а его адрес зафиксирован на регистре 1О последовательных приближений.

Если считанный код не равен коду поступившего аргумента, то осуществляется прием информации из регистра

10 последова-.ельных приближений в регистр 6 нижней границы или регистр

7 верхней границы в зависимости от состояния первого триггера 4.

Описанная процедура повторяется до тех пор, пока на выходе признака равенства первой схемы 9 сравнения не будет сформирован сигнал единичного уровня либо содержимое регистра 10 последовательных приближений не сравнится с содержимым регистра 6 нижней границы, т,е, пока на выходе второй схемы 14 сравнения не появится единичный сигнал, который через первый элемент И 5 поступает на вход элемента

ИЛИ 16, который инициирует считывание из второго блока 12 памяти кода значения функции. Этим же сигналом второй триггер 13 устанавливается в нуль, и преобразователь возвращается в исходное состояние. эовано в специализированных вычислителях.

Бель и обретения — повышение быстродействия преобразователя.

На чертеже представлена функциональная схема устройства.

Преобразователь содержит регистр

) аргумента, информационный вход. 2, вход 3 запуска, первый триггер 4, первый элемент И 5, регистр 6 нижней границы, регистр 7 верхней границы, сумматор 8, первую схему 9 сравнения, 15 регистр 10 последовательных приближений, первый 11 и второй 12 блоки памяти, второй триггер 13, вторую схему 14 сравнения, второй элемент Vi 15, элемент ИЛИ 16, третий элемент И 17, 20 выход 18 результата, тактовый вход

19 и элемент 20 задержки.

Функциональный преобразователь работает следующим образом.

В исходном состоянии в первом бло- 25 ке 11 памяти записаны дискретные значения аргумента, во втором блоке 12 памяти — соответствующие им значения функции, причем квантование выполнено таким образом, что интервалы меж- 30 ду двумя соседними значениями функции . одинаковы. Второй триггер 13 находится в нулевом состоянии, все разряды ре гистра 6 нижней границы — в нулевом состоянии, все разряды регистра 7 верхней границы — в единичном. При ь необходимости вычисления функции на информационный вход 2 подается код аргумента, Одновременно на вход 3 запуска устройства подается сигнал, по 40 которому производится запись кода аргумента в регистр 1 аргумента и установка второго триггера 13 в единичное состояние, сигнал с прямого выхода которого открывает третий эле- 45 мент И 17 для прохождения синхронизирующих импульсов с тактового входа

19 на регистр 10 последовательных .. приближений, первый триггер 4, а также на элемент 20 задержки, с выхода которого синхроимпульсы поступают на регистры 6 и 7 нижней и верхней гра ницы. Под действием синхроимпульсов среди кодов, хранящихся в первом блоке 11 памяти аргумента, реализуется поиск ближайшего меньшего к аргументу поиска, зафиксированного на регистре

1 аргумента. Указанный поиск осуществляется последовательным выделением

Формула изобретения

Функциональный преобразователь, содержащий первый блок памяти, первую схему сравнения, регистр последовательных приближений и регистр аргумента,.причем информационный вход устройства соединен с информационным3 1 508 2Г) 7

Изобретение относится к вычислительной технике и может быть исполь1508207

Составитель С.Куликов

Редактор А,Orap. Техред Л,Олийнык Корректор Н. Борисова

Заказ 5541/50 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãîðîä, ул. Гагарина,101 входом. регистра аргумента, выход которого соединен с входом первого операнда первой схемы сравнения, вход второго операнда которой соединен с

5 выходом первого блока памяти, адресный вход которого соединен с выходом регистра последовательных приближений, отличающийся тем, что, с целью повышения быстродействия,10 в него дополнительно введены второй блок памяти, сумматор, вторая схема сравнения, регистр нижней границы, регистр верхней границы, два триггера, два элемента И, элемент ИЛИ и элемент задержки, причем выход признака неравенства первой схемы сравнения соединен с информационным входом первого триггера, прямой и инверсный выходы которого соединены с 20 входами разрешения записи соответственно регистра верхней границы и регистра нижней границы, выходы которых соединены с входами соответственно первого и второго слагаемых 25 сумматора, выход которого соединен со сдвигом на один разряд в сторону младших разрядов с информационным входом регистра последовательных приближений, выход которого соединен с адресным входом второго блока памяти и информационными входами регистров нижней и верхней границ, вход установки в "1" регистра верхней границы и вход сброса регистра нижней границы объединены и соединены с инверсным выходом второго триггера, выход регистра нижней границы соеди-. нен с входом первого операнда второй схемы сравнения, вход второго операнда которой объединен с информационным входом регистра последовательных приближений, выход признака равенства второй схемы сравнения соединен с первым входом первого элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, первый вход которого соединен с выходом признака равенства первой схемы сравнения, выход элемента ИЛИ соеди- . нен с входом стробирования второго блока памяти и входом сброса второго триггера, вход установки которого и синхрониэирующий вход регистра аргумента объединены и соединены с входом запуска устройства, прямой выход второго триггера соединен с первым входом третьего элемента И, второй вход которого соединен с тактовым входом устройства, выход третьего элемента И соединен с синхронизирующими входами первого триггера, регистра последовательных приближений, стробирующим входом первого блока памяти, вторым входом первого элемента И и входом элемента задержки, выход которого соединен с синхронизирующими входами регистра нижней границы, регистра верхней границы и вторым входом второго элемента И, выход второго блока памяти соединен с выходом результата устройства.