Преобразователь биимпульсного кода в код "без возврата к нулю

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразователей биимпульсного кода в код "без возврата к нулю". Целью изобретения является упрощение преобразователя. Преобразователь содержит элемент задержки, D - триггер, блок сравнения, первый инвертор, первый элемент И, второй инвертор, второй элемент И, элемент ИЛИ и RS-триггер. 2 ил.

(СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1501273 А 1 л (б!24 Н 03 М 5 12

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4378650/24-24 (22) 11.02.88 (46) 15.08.89. Бюл. M- 30 (72) С.ВхШипилов и И,А.Астапкович (53) 681.025(088.8) (56) Авторское свидетельство СССР

М 1405112, кл. Н 03 М 5/12, 1986. (54) ПРЕОБРАЗОВАТЕЛЬ БИИМПУЛЬСНОГО

КОДА В КОД "БЕЗ ВОЗВРАТА К НУЛЮ" (57) Изобретение относится к автоИзобретение относится к автоматике и вычислительной технике и может быть использовано ири построении преобразователей биимпульсного кода в код без возврата к нулю".

Цель изобретения — упрощение устройства.

На фиг. 1 дана функциональная схема устройства; на фиг, 2 — временные диаграммы работы устройства.

Преобразователь содержит элемент

1 задержки, D-триггер 2, блок 3 сравнения, первый инвертор 4, первый элемент И 5, второй инветор 6, второй элемент И 7, элемент ИЛИ 8 и

RS-триггер 9. Элемент задержки эадерживает биимиульсный код, поступающий на вход преобрлэовлтеля, на своем первом выходе ил четверть периода, а на втором вых< де — нл полпериода.

Преобрлэовлтель рлботает следующим образом.

Биимпульсиыи код поступает на вход элемента 1 задержки (фиг. 2а). В результате ерлс ис иия кода на вх< дс иреобрлзои;I I .,III (11иг. 2л) и задержлиматике и вычислительной технике и может быть использовано при построении преобразователей биимпульсного кода в код "без возврата к нулю".

Целью изобретения является упрощение преобразователя. Преобразователь содержит элемент задержки, D-триггер, блок сравнения, первый инвертор, первый элемент И, второй инвертор, второй элемент И, элемент ИПИ и RS-триггер, 2 ил. ного на полпериода кода (фиг. 2в) на выходе блока 3 сравнения формируются Ж еинхроимиульеы единичных чит (фиг.2el, щ по которым в зависимости от уровня единичного бита (фиг. 2б), устанав- С ливается состояние D-триггера 2 (фиг. 2ж,э). Если после единичного бита следует несколько нулевых бит, то состояние D-триггера 2 не меняет" ся. Единичное состояние D-триггера 2 Ql свидетельствует о том, что нулевые 1 ) биты, следующие за единичным, начи- вий наются с высокого уровня, и своим прямым выходом разрешает прохожде- 1 ние синхроимпульсов нулевых бит через элемент И 5 на вход элемента ИЛИ 8 (фиг. 2к). Нулевое состояние D-триггера 2 указывает на то, что нулевые биты начинаются с низкого уровня, и разрешает прохождение синхроимпульсов нулевых бит, которые начинаются В с низкого уровня, через второй элемент И 7 на вход элемента ИЛИ 8 (фиг. 2и,к). Синхроимпульсы нулевых бит на выходе первого элемента И 5 формируются из входного биимпульсного

1501273 фее. l кода и задержанного на полпериода и инвертированного входного биимпульсного кода (фиг. 2а,г), а синхроимпульсы нулевых бит на выходе второго элемента И 7 — из инвертированного входного биимпульсного кода и задержанного на полпериода входного биимпульсного кода (фиг. 2д,в). На выходе элемента ИЛИ 8 формируются синхроимпульсы нулевых бит (фиг. 2л), которые поступают на R-вход RS-триггера 9. Ha S-вход RS-триггера 9 поступают синхроимпульсы единичных бит.

На выходе RS-триггера 9 образуется код "без возврата к нулю" (фиг. 2м).

Таким образом, преобразователь обеспечивает более простое преобразование биимпуль< ного кода в код

"без возврата к нулю", причем для вхождения в синхрониэм достаточно одного единичного бита по которому устанавливается П-триггер 2, определяющий, с какого уровня начинается нулевой бит.

Формула изобретения

Преобразователь биимпульсного кода в код "беэ возврата к нулю", содержащий элемент задержки, первый и второй выходы которого соединены соответственно с D-входом 0-триггера и первым входом блока сравнения, выход которого подключен к C-входу

D-триггера, прямой и инверсный выходы которого соединены с первыми входами соответственно первого и второго элементов И, первый и второй инверторы, выходы которых подключены к вторым входам соответствующих элементов И, выходы которых соединены с входами элемента ИЛИ, выход которо15 го подключен к R-входу RS-триггера, выход которого является выходом преобразователя, второй вход блока сравнения и вхоц элемента задержки объединены и являются входом преоб20 разователя, отличающийся тем, что, с целью упрощения преобразователя, выход блока сравнения подключен к S-входу RS-триггера, вход первого инвертора объединен с третьим входом первого элемента И и подключен к второму входу блока сравнения, вход второго инвертора объединен с третьим входом второго элемента И и подключен к первому

30 входу блока сравнения.

1 >0!273

Составитель С.Левичев

Техред М.Дидык Корректор М.Васильева

Редактор И.Сегляник

Заказ 4891/56

Тираж 884

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., л. 4/5

Производственно-издательский комбинат "Патент, г. Ужгород, ул. Гагарина, 101