Устройство для сжатия информации

 

Изобретение относится к телемеханике и может использоваться в телеметрических системах. Изобретение позволяет расширить функциональные возможности устройства за счет организации предварительного выбора адресов временных каналов. Устройство осуществляет кодирование адреса равномерным блочным кодом в реальном масштабе времени, причем длина двоичного слова определяется априорно известным для данного интервала кусочной стационарности распределением активностей совокупности обслуживаемых источников. Устройство содержит узел 1 постоянной памяти, узел 2 оперативной памяти, блок 3 управления, элемент ИЛИ 4, арифметический узел 5 и накопитель 6. 2 з.п.ф-лы, 12 ил.

СОКИ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

И91 «И (51)4 G 08 С 19 28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЬП ИЯМ

ПРИ ГКНТ СССР (21,) 4366152/24-24 (22) 18.01.88 (46) 15.08.89. Бюл. Р 30 (72) О.В. Ивахив, З.О. Кушнир, Я.В. Пацарнюк, Б.В. Пучинский и И.Ю. Шигера (53) 621.398 (088.8) (56) Бородин Н.И. Импульсные устройства на морском транспорте. М.: Транспорт, 1987, с. 257, рис. 12.18.

Авторское свидетельство СССР

Р 959125, кл. G 08 С 19/16, 1981. (54) УСТРОЙСТВО ДЛЯ СЖАТИЯ ИНФОРМАЦИИ (57) Изобретение относится к телемеханике и может использоваться в телеметрических системах. Изобрете2 ние позволяет расширить функциональные возможности устройства за счет организации предварительного выбора адресов временных каналов. Устройство осуществляет кодирование адреса равномерным блочным кодом в реальном масштабе времени, причем длина двоичного слова определяется априорно известным для данного интервала кусочной стационарности распределением активностей совокупности обслуживаемых источников. Устройство содержит узел 1 постоянной памяти, узел 2. оперативной памяти, блок 3 управления, элемент ИЛИ 4, арифметический узел 5 и накопитель 6. 2 з.п. ф-лы, 12 ил.

3 1501122

Изобретение относится к телемеханике и может использоваться в телеметрических системах.

Целью изобретения является расширение функциональных возможностей

5 устройства за счет организации предварительного выбора адресов временных каналов, На фиг.1 представлена структурная 10 схема предлагаемого устройства; на фиг.2 — функциональная схема узла постоянной памяти; на фиг.3 — функциональная схема узла оперативной памяти; на фиг.4 — функциональная схема блока управления, на фиг 5функциональная схема арифметического узла; на фиг. 6 и 7 — функциональные схемы блоков постоянной памяти ; на фиг. 8 и 9 — функциональные схемы 20 блоков оперативной памяти, на фиг.10 — временные диаграммы работы блока управления, на фиг. 11 и 12— блок-схема микропрограммы, временные диаграммы работы арифметическо- . 25 го узла.

Устройство содержит (фиг.1) узел

1 постоянной памяти, узел 2 onеративной памяти, блок 3 управления, элемент ИЛИ 4, арифметический узел 30

5 и накопитель 6. Узел 1 постоянной памяти (фиг.2) выполнен на блоках

7 и 8 постоянной памяти. Узел 2 опе ративной памяти (фиг.3) выполнен на блоках 9- 11 оперативной памяти, Блок

3 управления (фиг.4) выполнен на

35 первом элементе ИЛИ 12, первом формирователе 13 импульсов, элементе

ИСКЛЮЧАЮЩЕЕ .ИЛИ 14, элементе 15 дифференцирования, втором формирователе

16 импульсов и втором элементе ИЛИ

17. Арифметический узел 5 (фиг.5) выполнен на первом .блоке 18 микропрограммного управления, регистре 19 памяти, блоке 20 ключей и втором блоке 21 микропрограммного управле45 ния. Блок 7 постоянной памяти (фиг.6) выполнен на триггерах 22,-22„, шифраторе 23 и элементе 24 постоянной памяти. Блок о постоянной памяти (фиг.7) выполнен на шифраторе 25 и элементе 26 постоянной памяти. Блок

9 оперативной памяти (фиг.8) выпол" нен на триггерах 27,-27„, счетчиках

28,-28„ импульсов и регйстрах 29 „29„ памяти. Блок 10 оперативной памяти (фиг.9) выполнен на элементах

ИЛИ 30„-30„, счетчиках 31 -31.„ импульсов и регистрах 32,-32„ памяти.

На фиг.12 приняты следующие обозначения: Т - цикл вычислений (отрезок времени между двумя последовательными идентичными метками i) С—

Э время задержки между появлением сигналов на входах блока 18 относительно сигналов блока 21 их вызывающих.

Кроме того, приняты следующие обозначения меток: 1 — ввод S и В; 2— вычисление (S-В), 3 — ввод О,„ 4 " вычисление (S-В) D 5 — подсчет ! (е У (N — г + 1); 6 — подсчет К (S-В) D

N-. r+1

7 — ввод К „ в накопитель," 8 — ввод

С и А; 9 — вычисление (С вЂ” А), 10— ввод D; 11 — вычисление (С вЂ” А) ° Dp, 12 — ввод (N - r + 1); 13 — подсчет

D,,+,= (С вЂ” А)" D„/(N — r+ 1); 14 — ввод

D „, в регистр 19 порождающего слова, В таблице представлено описание микропрограммы работы арифметического узла 5.

Устройство работает следующим образом.

В каждый тактовый момент на один из входов (1,2,...,n) устройства,соответствующий каналу, отсчет которого передается в данный тактовый момент, поступает импульс к узлу 1. постоянной памяти, узлу 2 оперативной памяти, блоку 3 управления и через элемент ИЛИ 4 на арифметический узел 5 в качестве сигнала запуска. В течение тактового интервала арифметический узел 5 вычисляет очередное слагаемое группового адреса, текущее значение которого хранится в накопителе 6. При этом в соответствующие микротакты узел 5 вводит иэ узла 1 и узла 2 необходимые для вычислений операнды. По окончании вычислений узел 5 добавляет значение полученного слагаемого адреса к содержимому накопителя 6. Предполагается, что последовательности отсчетов длины N на интервале стационарности содержат фиксированное число отсчетов каждого из источников сообщений, соответственно М „ И ...,N> которые могут быть расположены в последовательности отсчетов в произвольном порядке. В блоках

7 и 8 постоянной памяти записаны константы N „ N,...,N,„ (îïåðàíä С)

11-1 й0, N, N,+Nъ,. ° . g N„(опе1с й1

5 15011 ранд S) . Импульс, поступивший в i-й тактовый момент на k-й вход устройства вводит по первым и вторым входам арифметического узла 5 констант= 5 ты N> и N . соответственно. По

)й! сигналу, поступающему на вход управления узла 1, происходит смена констант, хранимых в узле 1 при переходе к новому интервалу стационарности.

В блоке 9 оперативной памяти узла

2 хранятся текущие значения количества отсчетов каждого из источников, поступивших за время с начала последовательности до текущего момента: N.„, N,..., N „(операнд

А), а в блоке 10 памяти хранятся константа "0" и переменные М 1, М,1 + (т1 (т)

+ И,,..., 2 N < (операнд В). При

k= поступлении в блок 3 управления отсчета по k-му каналу (k=1,n) через элемент ИЛИ 12 запускается формирователь 13, вырабатывающий импульс длительностью, меньший, чем у импульса, поступившего по k-му каналу, при этом на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14 — нуль, по заднему фронту импульса с выхода формирователя 13 на выходе элемента ИСКЛОЧАЮЩЕЕ ИЛИ 14 устанавливается "1",по которой элемент 15 дифференцирования и формирователь 16 формируют импульс, задний фронт которого окан- З5 чивается раньше, чем задний фронт импульса, поступившего по k-му каналу, и который подается на первый вход элемента ИЛИ 17, а через него — на выход блока 3 управления.

В блоке 7 постоянной памяти до начала работы все триггеры. 22 нахоI дятся в нулевом состоянии. При поступлении первого отсчета по k-му каналу он записывается в триггер 45

22 k по заднему фронту. При поступлении следующего отсчета по 1-му каналу на выходе блока 7 памяти сохраня-.

I ется содержимое k-ой ячейки элемента 24 постоянной памяти, т.е. N . 50

При появлении. на выходе элемента ИЛИ

17 блока 3 управления импульса обнуления (фиг.10 ; триггер 221, обнуляется, а по заднему фронту 1-й отсчет записывается в триггер 22, т.е. при 55 поступлении следующего отсчета по

m-му каналу на выходе блока 7 памяти сохраняется число N.g, и так далее.

22 6

В блоке 8 памяти при поступлении отсчета po k-му каналу на выходе блока 8 появляется содержимое k-й ячейки элемента 26 постоянной памяти, т.е ° число N, + ... + N<,, а если отсчет пришел до первому каналу - то число "0" и так далее.

В блоке 9 оперативной памяти до начала работы все триггеры 27 и

I счетчики 28 находятся в нулевом состоянии. При поступлении первого отсчета по k-му каналу он записывается в триггер 27> по заднему фронту. При поступлении следующего отсчета по

1-му каналу на выходе блока 9 памяти нулевой код, так как в счетчиках 28 записаны нули. При появлении импульса на выходе блока 3 управления триг гер 27 обнуляется, а содержимое счетчика 28 увеличивается на единицу, по заднему фронту отсчет записывается в триггер 27 . При поступлении третьего отсчета по m-му каналу на выходе блока 9 нулевой код, триггер

27 обнуляется, содержимое счетчика

28 увеличивается на единицу, а отсчет m-ro канала записывается в триггер 27 . При повторном поступлении следующего отсчета по m-му каналу триггер 27„, обнуляется, содержимое счетчика 28„, увеличивается на единицу, а отсчет по заднему фронту вновь записывается в триггер 27„,. При поступлении следующего отсчета по m-uy каналу только в триггере 27„, будет записана единица, поэтому поскольку в счетчике 28 записано число "1", на выходе блока 9 памяти также число

"1", то при обнулении триггера 27 щ содержимое счетчика 28П, увеличивается на единицу, а в триггер 27„„ вновь записывается единица, т.е. блок 9 памяти содержит N < 1 и т.д.

В блоке 10 оперативной памяти до начала работы все счетчики 31 находятся в нулевом состоянии. При пос туплении отсчета по k-му каналу по заднему фронту он увеличивает содержимое счетчиков 31 „ -31 „ на единицу, поскольку в счетчиках 31, -31„

3 записаны числа "1", то при поступлении отсчета по 1-му каналу через регистр 32 на выход блока IO выводится содержимое счетчика 31е, далее содержимое счетчиков 31 ., -31„, увеличивается на единицу, т.е. блок 10 (т) памяти содержит число .Е N „

km

1501122

По сигналам, поступающим на вход управления узла 2 оперативной памяти, происходит обнуление содержимого блоков 9 и 10 памяти в конце програм- мы, выполняемой арифметическим узлом

5, а также обновление содержимого блока 11 оперативной памяти порождающего слова при переходе к новому интервалу стационарности. В последнем случае сигналом, поступающим по входу управления узла 1 постоянной памяти, также обновляется его содержимое.

Арифметический узел 5 выполняет следующие операции при поступлении в последовательности отсчета r-ro источника (S-В) ° D р (С-А) D.õ 20

"1 - (N- r+ 1) "1 — (N- r+ 1) причем начальное порождающее слово

D „ N / П N хранится в блоке 11

1ni 1 25 узла 2.

Работа арифметического узла 5 описывается микропрограммой (фиг.11), по которой может быть составлено ее описание (таблица). Согласно таблице 30 арифметический узел 5 выполняет 31 операцию и проверяет 8 логических условий.

В арифметическом узле 5 блок 18 на каждом r-м шаге, отвечающем г-й позиции последовательности отсчетов, готовит г-ю составляющую адреса псевдокадра К» т.е. формирует сомно" жители его числителя (S-В), D » знаменатель (N — r + 1) и выполняет one40 рацию деления числителя на знаменатель, а также готовит порождающее слово 0 „+, к следующему (г+1)-му шагу. В последнем случае готовится составляющая (С-А) и выполняются опера45 ции умножения ее на порождающее слово D и деление Hà (N — r + 1) . One1. ранды С, S, А и B поступают по первому, второму, третьему и четвертому входам узла 5 соответственно. По микрокомандам блока 21 выполняются операции подсчета (N — г + 1), вычитания (S-В) и (С-А), извлечения из регистра 19 составляющей D „, умножения на D> è деления на (N - г + 1), а также запись вновь полученного слова D,t +< . 55

l в регистр 19 и передача составляющей

К в накопитель б. После обработки

1 последней N-й позиции последовательности по команде блока 21 осуществляется обнуление по входу управления узла 2 оперативной памяти, а также ввод исходного значения порождающего слова D в регистр 19 благодаря открытию по сигналу блока 21 ключа 20. По команде блока 21 содержимое накопителя 6 выталкивается в канал связи до полного его обнуления е

Согласованность работы блоков 18 и 21 достигается посредством сигналов оповещения об окончании арифметических действий, после получения которых блок 21 выдает очередную управляющую команду в блок 18 и другие блоки устройства. Временная диаграмма работы узла 5 приведена на фиг. 12. Метками со штрихами (i ) обозначены моменты выдачи подтверждения о получении микрокоманды на выполнение метки i и ее выполнении.

Время выполнения операций сложения и вычитания — 1 такт, умножения — 2 такта, деления †. 4 такта.

Содержимое блоков памяти, которое поступает в узел 5, может быть описано следующими соотношениями:

С N{r), А = R (j), где х (3 ) — номер источника íà j и позиции последовательности, N ..,,— число позиций, отведенное в последовательности х-му источнику N — чис(с) ло позиций, отведенное в последовательности источнику, занявшему r-ю позицию в последовательности; R;(j) число позиций, занятых i-м источником среди предыдущих (j-1)-й позициях последовательности, R („>(j) число позиций, занятых среди предыдущих {)-2)-й позициях включительно последовательности r-ым источником, находящимся на (j-1)-й козиции пос.ледовательности.

Рассмотрим работу устройства на примере формирования адреса последовательности отсчетов (псевдокадра) от трех источников (n=3). Пусть априорно известно, что в последовательности из Б=б отсчетов, первому,второму и третьему источникам принад1лежат, соответственно, М „=3, N =1, Из=2. Допустим, что в нашем койкрет9 1501122 10 ном случае эта последовательность (С-А) Р, (С-А) D, D 1 Р выглядит так N- 1+ 1 N

%x.(j)) = (2,1,123,1,3), где j 1, N 1 6, i 1 3 (1-0) -D, 1 60

N 6

Итак К = (0-0) 12/(6-1) = О.

Третья составляющая (г=3):

С = И <(1= И; = 3; А=R„

=R,(2) = О; (s-в)-.Р< (s-в) в„

К

N-1+1 N (С-А). Р (С-А). Р

N- 2+ 1 N-1

25 (3-0) 10

6. к KЗ (0-0) ° 6/4 = О.

Четвертая составляющая (г=4): (s-в) Р„, N-3

К =(SB) Р+

N-4+ 1

Х(4)-1

И 1-! и

12

1 т.е. x(j) = х(1) = 2, В =

3-!

= . Е:и,. = !

3S

<21

=Б и,. =и

12 !

r(4)-1 в = R,.(j) 12 !

Я-

R.(4) =

12 1

40 (И,-О)-Р< (3-0) 60 так э

R;(4) = К,(4) + К,(4)

1 = 3, !

2 !

Вторая составляющая (т = 2): — 2 +

С = N х<м N, = 3 А= Кх(з<(3) (S-В) Dz (S-B) Ра (N — 2 + 1) N-1

=R,(3) = 1; (С A) Рз (С А) Р2

4 N — 3+1 N2 ку х(2) = 1, 1 о в = Е R(j) = R(j) = О, 12 1 41 (3-1)-6/(6-2) = 3.

Тогда К 4 = (4-3} 3/(6-3) = 1.

Пятая составляющая (г=5):

С - Nx(,l

= И z = 1, А = R>(y) (1) (s-в) D, (s-в) D> .

5 N — 5+ 1 N4

R1- =О; где j — номер позиции в последовательности, i — номер источника, отсчет которого находится в последовательности.

В блоке 11 оперативной памяти узла 2 до поступления импульсных сигналов находится известное начальное порождающее слово, значение которого рассчитано по следующей формуле:

N! 6

3! 112!

П и!

<21

Первая составляющая адреса псевдокадра, поступающая в накопитель где S N = N поскольку в ! первый тактовый момент импульсный сигнал поступает по второму входу (на первой последовательность находится отсчет от второго источника), 1

К -(1) = R,(1) = О поскольку

12! до первой позиции от первого источника (i--1) ни одного отсчета еще не поступало.

x(n>-!

50 где S =. . -.N; =," N;= О,посколь12 l <2! (В) РЗ (В В) Р 3

N— - 3+ 1 N-2 х(З1- !- где S = Е И; =.Е И; =

<2 <2! о . и;=о; !

К(З)-1 1-! в = R,(1) = к;(з}

2Ц> - О;

1501122 l2 точников в формируемой последовательности существенных выборочных значений).

С Я к<м Яз 2; A gõ(à1 (4) -к(4)-о (2-0) 3/(6-3) 2. (3-2) 2/(6-5) = 2.

x(s)-! ! где S, 3.: Я; "Е: Я; а! !А! о

- Я; - О, кИ! 1-! !

«! в - k a,()) - K А,())1е! (И!

-; к,(3). - о; в !

Тогда К (0-0)" 2/(6-4) О.

Шестая составляющая (т-6); (S B) Dg . (S-В) 0

N-6+1 Я - 5 х(а)! эгде8 -WЯ;-Х. Я;-! %

- N, = Я,+Я,-3+ 1-4 з, ! 2 к(6)-! в = к,(q) - . . к.,(1). )=!.

= R,(6) + R (6) = 3+ 1 4;

С N«» -N(3; A= к х(» (5) - R,(5) (С-А) ° D (С-А). Dg

N-6+1 N-5 формула изобр ет ения

1. Устройство для сжатия информации, содержащее узел оперативной памяти и блок управления, о т л ич а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет организации предварительного выбора адреIсов временных каналов, в него введены узел постоянной памяти, элемент

ИЛИ, арифметический узел и накопитель, информационные входы узла постоянной памяти, узла оперативной памяти и блока управления и элемента

ИЛИ соответственно объединены и являются входами устройства, выход элемента ИЛИ, первые, вторые выходы узла постоянной памяти и первые— третьи выходы узла оперативной памяти соединены соответственно с управляющим и одноименными первыми-пятыми информационными входами арифметического узла, первый выход которого соединен с управляюп1нми входами узла постоянной памяти, узла оперативной памяти и блока управления,выход которого соединен с установочными входами узла постоянной памяти и узла оперативной памяти, вторые вьмоды арифметического узла соединены с одноименными входами накопителя, выходы которого являются выходами устройства.

Тогда К = (4-4)"2/(6-5) О.

Таким образом, К .Е.. К =

Р!

«30+0+0+ 1+0+0=31.

Таким образом, предлагаемое устройство позволяет осуществлять групповую адресацию существенных выборочных значений в адаптивных информационно-измерительных системах, работающих с различными наборами источников измерительной информации. При переходе от одного набора источников к другому приходится изменять лишь блоки памяти, в которьм зафиксированы данные об активностях источников информации (количества позиций, которые отводятся каждому из обслуживаемых ис55

ЧАЮЩЕЕ ИЛИ, вьмод которого подключен через последовательно соединенные элемент дифференцирования и второй формирователь импульсов к первому входу второго элемента ИЛИ,второй вход которого и входы первого элемента ИЛИ являются соответствен- но управляющим и информационными входами блока управления, вьмод второго

2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок управления содержит элементы ИЛИ,формирователи импульсов, элемент ИСКЛ10ЧАЮЩЕЕ ИЛИ и элемент дифференцирования, вьмод первого элемента ИЛИ соединен непосредственно с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и через первый формирователь импуль5О сов с вторым входом элемента ИСКЛЮ13 элемента ИЛИ является выходом управления.

3. Устройство по п.1, о т л ич а ю щ е е с я тем, что арифметический узел содержит блоки микропрограммного управления, регистр и блок ключей, выходы которого соединены с одноименными информационными входами регистра, выходы которого соединены с одноименными первыми входами первого блока микропрограммного управления, первые выходы и вторые входы которого соединены соответственно с одноименными первыми входами и одноименными первыми выходами второго блока микропрограмIIepe- Исход- Код исход- Следую" ход, В ное ного сос- щнй соссостоя- тояния тав или

Сигналы во з буждения

Выходной набор

Входной набор

Код следующего состоя узел

01011

01111

11001

01001

О, 0а

1 х хгхк х+

10001

10111

10101

00000

00001

00011

Уы

У1 У УЗУ, xs

Xl а а а

00011

00100

Р,Р, Dp

Р,D+

У

У5

9 9

У1О х, 00100

01001 а ас а, аэ

Х9

X 1i

D2D5

DtD»Ds

РуР Р

D D D Dg

Р1Р Ъ

D,D Р,Р,Р

D D Ð Dg

Di Р5.

01001

У«ут У1З

У 1+ 15

У«У1У УЮ

У1 У, У1

У1С У11

Уф

У1О

У19 У Ь у

01011

01111

11001

11111

11101

10001 х х х5 х ху

X 2X5 х, Х1 ад а„ .а 11 а, а, а>

1Ю

11111

11101

10001

10011

10011

00001

00011

10011 х+ ас

РDs

Р,РР

1 Е

Р1Dp Ds

D D

Уч У1

У1.1Ъ УМ sf

У2СУАРЗа 1У у(х хс, Х1 х, 10110

10111

10101

10100 а11 а, а1 а«

2

4

6

8

1Î

11

12

13

14

16

17

18

19

21

22

23

24

26

27

28

29

31

32

33

34 ая а 1

11 а1z а а а 1 а,s а, а, 9 а, . а а а 17 аа а

0, 0 а„ ае

О, 011

01

0э

0з а а а 15 а 20 а« ас а ас

1501122 14 блока много УпРавлениЯ, втоРой ВьмоД которого соединен с управляющим входом блока ключей, второй выход первого блока микропрограммного управ ления соединен с управляющим входом регистра, вторые — пятые входы первого блока микропрограммного управления, информационные входы блока ключей и второй вход второго блока микропрограммного управления являются соответственно первыми-пятыми ,информационными входами и управляющим входом арифметического узла, третьи выходы второго и первого блоков микропрограммного управления являются соответственно первым и вторым выходами арифметического узла.

1501122 фиг 2

1501122

1501122

1501122

Составитель M. Никуленков

Техред M.Äèäûê Корректор Э. Лончакова

Редактор И.Середа

Заказ 4874/48 Тираж 518 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101