Устройство для ввода аналоговой информации

 

Изобретение относится к информационно-измерительной и вычислительной технике и может быть использовано в системах сбора и обработки аналоговых данных от объекта. Целью изобретения является повышение надежности устройства. Устройство содержит группу элементов сравнения 1, группу триггеров 6, группу элементов И 7, цифроаналоговый преобразователь 2, счетчик 3, блок формирования приоритетного адреса 4, первый элемент ИЛИ 5, коммутатор 10, суммирующий усилитель 11, фильтр нижних частот 14, аналого-цифровой преобразователь 15, сумматор 16, блок памяти 9 и блок управления 13. Алгоритм преобразования данных по каждому из каналов состоит из двух последовательных этапов. На первом этапе осуществляется грубое преобразование методом разворачивания общей ступенчатой эталонной меры. На втором этапе методом считывания или последовательных приближений осуществляется точное преобразование отдельно по каждому из каналов. При этом точное преобразование выполняется последовательно для каналов с близким значением аналогичных сигналов на входе, что позволяет исключить большие скачки напряжений на входе измерительного тракта точного преобразования и осуществить установку фильтра НЧ без сколько-нибудь значительной потери быстродействия устройства. Наличие фильтра НЧ в точном измерительном тракте позволяет повысить помехозащищенность входов устройства в высокочастотной части спектра аддитивных помех. 4 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU 1501026 (51)4 С 06 Р 3 05

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ, ПО ИЗОБРЕТЕНИЯМ К ОТКРЫТИЯМ

ПРИ П.УНТ СССР (21) 4392552/24-24 (22) 15.03.88 (46) 15..08.89. Бюп. Р 30 (71) Таганрогский радиотехнический институт им. В.Д.Калмыкова (72) Б.М.Строцкий (53) 681.327 (088.8) (56) Авторское свидетельство СССР

li» 1260966, кл. G 06 F 13/00, 1985.

Авторское свидетельство СССР

Р 1151946, кл. G 06 F 3/05, 1982.

Авторское свидетельство СССР

N - 1247857, кл. G 06 F 3/05, 1984.

2 (54) УСТРОЙСТВО ДЛЯ ВВОДА АНАЛОГОВОЙ

ИНФОРМАЦИИ (57) Изобретение относится к информационно-измерительной и вычислительной технике и может быть использовано в системах сбора и обработки аналоговых данных от объекта. 11епью изобретения является повьпиение надежности устройства. Устройство содержит группу элементов сравнения 1, группу триггеров 6, группу элементов И 7, цирфроаналоговый преобразователь 2, 3 150 счетчик 3, блок формирования приоритетного адреса 4, первый элемент ИЛИ

5, коммутатор 10, суммирующий усилитель 11, фильтр нижних частот 14, анало го-цифровой преобразователь 15, сумматор 16, блок памяти 9 и блок управления.. 13. Алгоритм преобразования данных по каждому из каналов состоит из двух последовательных этапов. На первом этапе осуществляется грубое преобразование методом разворачивания общей ступенчатой эталонной меры. На втором этапе методом считывания или последовательных приближений осуществляется точное преобразование от.—

10 лов на входе, что позволяет исключить большие скачки напряжений на входе измерительного тракта точного преобразования и осуществить установку фильтра НЧ без сколько-нибудь значительной потери быстродействия устройства. Наличие фильтра НЧ в точном измерительном тракте позволяет повысить помехоэ ащищенно сть входов устройства в высокочастотной части спектра аддитивных помех. 4 ил .

1026

4 дельпо по каждому из капалов. При этом точное преобразование выполняется последовательно для каналов с

5 близким значением аналогичных сиг аИзобретение относится к области информационно-измерительной и вычис-. лительной техники и может быть использовано в системах сбора и обработки аналоговых данных от объекта.

Целью изобретения является повышение надежности устройства.

На фиг.1,2 приведена схема устройства; на фиг.3,4 — временные диаграммы, поясняющие принцип его функцио- 30 пирования.

Устройство содержит группу элементов 1 сравнения, цифроаналоговый преобразователь (ЦАП ) 2, первый счетчик

3, блок 4 формирования приоритетного адреса, первый элемент ИЛИ 5, группу триггеров 6, группу элементов И 7, мультиплексор 8, блок 9 памяти, коммутатор 10, суммирующий усилитель 11, выход "Синхроимпульс коммутатора" 12, 40 блок 13 управления, фильтр 14 нижних частот, аналого-цифровой преобразователь (АЦП ) 15, сумматор 16, вход данных 17 блока управления, шину 18 нулевого потенциала, синхровход 19 45 блока памяти, вход записи-чтения 20 блока памяти, вход 21 запуска преобразователя 15, вход 22 "Конца кодирования" блока 13, первый элемент 23 задержки, вход ?4 "Запрос" блока 13, счетный вход 25 первого счетчика, вход 26 установки первого счетчика, причем блок 13 управления содержит второй 27, четвертый 28, третий 29 элементы И, вт >рой эпемент ИЛИ 30, третий элемент ИЛИ 31, первый дешифратор 32, вгорой элемент 33 задержки, четвертый лемент ИЛИ 34, первый лемент И 35, первый 36 и второй 37 триггеры, второй счетчик 38, генератор 39 импульсов, второй дешифратор

40, одновибратор 41.

Устройство работает следующим образом.

Внешним сигналом "Сброс системный через элемент ИЛИ 34 в блоке 13 вырабатывается установочный сигнал, который сбрасывает первый триггер 36, взводит второй триггер 37 и по линии

26 поступает на установочные входы первого счетчика и установочные входы триггеров 6. При этом с выхода второго триггера 37 формируется системный сигнал Готовность" устройства и разрешается прием системного сигнала ."Запуск" на вход элемента И 35, с выхода первого триггера 36 формируется потенциал чтения на линии запись— чтение 20 блока 13, которым блок 9 памяти переводится в режим чтения, а мультиплексор 8 устанавливается в положение связи системного адресного входа устройства с адресным входом блока 9 памяти, работа стартстопного генератора 39 в этом положении первого триггера 36 запрещена, по линии 26 блока 13 осуществляется установка в

1 исходное (нулевое ) состояние первого счетчика 3 и установка в единичное состояние триггеров 6, при этом с выхода триггера 6 разрешается работа элементов 1 сравнения, но так как вданный момент с выхода ЦАП 2 поступает нулевой сигнал, то ни один из элементов сравнения не срабатывает.

Работа устройства в. режиме кодирования начинается с момента поступления сигнала по системной линии "За5 150 10 пуск", который через элемент И 35 ус- танавливает в единичное состояние первый триггер 36, сбрасывает второй триггер 37 и через элемент ИЛИ 31

5 производит установочный сброс второго счетчика 38. При этом с выхода второго триггера 37 снимается системный сигнал "Готовность" и блокируется

° элемент И 35. Тем самым запрещается повторный запуск устройства до завершения полного цикла кодирования по всем каналам или до проведения операции системного сброса сигналом по линии псистемный сбросп через элемент 15

ИЛИ 34. С выхода первого триггера 36 запускается стартстопный генератор

39, блок памяти 9 переводится в режим записи, мультиплексор 8 переключается на связь адресного входа блока памя- 20 ти 9 с двоичнокодированным выходом блока формирования приоритетного адреса 4.

Стартстопный генератор 39 формиру ет тактовую серию импульсов, опреде- 25 ляющую синхронный режим работы устройства. Период этой серии выбирается равным времени, достаточному для установления сигнала на выходе ЦАП 2 и срабатывания элементов 1 сравнения. 3р

Процесс кодирования аналоговых сигналов в устройстве осуществляется по смещенному алгоритму, сочетающему . в себе метод ступенчатого разворачи- 35 вания эталонной меры и метод после,довательных приближений (метод считывания или любой другой скоростной алгоритм) . Метод разворачивания групповой ступенчатой эталонной меры при- 4р нимается на первом этапе кодирования.

Он позволяет разбивать входные каналы на группы по уровню сигналов. Кроме того, номера групп одновременно являются стаРшими разрядами кода пре- 45 образования аналоговых величин, так как разворачивание эталонной меры производится под управлением кода с выхода первого счетчика 3. В устройстве применен метод перекрытия шкал первой (разворачивание ) и второй (считывание 1 ступеней кодирования, что позволяет снизить требования по, точности к элементам I сравнения.

ЦАП 2 должен иметь точность, соответствующую точности всего устройства.

Сопряжение шкал ступеней преобразо вания осуществляется с помощью сумматора 16.

26

После запуска устройства процесс кодирования по каналам происходит

Следующим образом. Импульсы с выхода стартстопного генератора 39 при отсутствии сигнала на линии пЗапрос"

24 с выхода элемента ИЛИ 5, что свидетельствует об отсутствии взведенных элементов сравнения, через элемент И 27 по линии "Счет" 25 поступают на счетный вход первого счетчика 3. После поступления первого импульса на выходе счетчика 3 появится код, соответствующий младшему разряду первой ступени кодирования. Этот код, преобразованный в аналоговый сигнал ЦАП 2, .поступает на входы элементов 1 сравнения и на суммирующий вход суммирующего усилителя 11. При этом могут сработать элементы 1 сравнения, сигнал на входе которых оказывается менее сигнала на выходе

ЦАП 2. Если срабатывания элементов сравнения не наблюдается, то через элемент И 27 на счетный вход первого счетчика 3 поступает следующий им|пульс, что приводит к наращиванию величины сигнала на выходе ЦАП 2. Этот процесс безостановочного разворачивания эталонной меры будет продолжать ся до тех пор пока не сработает хотя бы один из элементов сравнения в блоке 1. В этом случае сигналом с выхода элемента ИЛИ 5 по линии "Запрос"

24 блокируется элемент И 27 и разрешается прохождение сигнала через элемент И 29. Одновременно срабатывание одного или более. элементов сравнения в блоке 1 на очередном этапе разворачивания эталонной меры с выхода ЦАП

2 вызывает появление сигналов на выходах блока формирования приоритетного адреса 4. При этом на двоичнокодированном выходе блока 4 формирования приоритетного адреса появляется двоично-кодированный адрес старшего по номеру из сработавших элементов сравнения, а на выходе единичного позиционного кода сигнал появляется на линии, соответствующей также старшему из сработавших элементов 1 сравнения. Двоично-кодированный выход блока формирования приоритетного адреса является адресной шиной коммутатора IO и через мультиплексор 8 блока 9 памяти. Соответствующая линия блока формирования приоритетного адреса 4 снимает блокировку с одноименного элемента И в группе элементов И 7.

1501026

Далее схема устройства реализует алгоритм второй ступени кодирования

I по уже адресованному с выхода блока

4 каналу. Тактовые импульсы с выхода

5 старстопного генератора 39 через элемент И 29 начинают поступать на счетный вход второго счетчика 38. По мере заполнения счетчика через второй дешифратор 40 сначала вырабатывается 10 управляющий импульс на линии Синхроимпульс коммутатора" 12, по которому открывается адресованный канал аналогового коммутатора 10. Далее с выдержкой времени, необходимой для завершения переходных процессов на выходе НЧ-фильтра 14, вырабатывается сигнал на линии "Запуск АЦП" 21 АЦП

15 кодирует разностный сигнал между входным по адресованному каналу и I эталонным с выхода ЦАП 2. Результат кодирования подается на младшие разряды первого входа сумматора 16. На старшие разряды этого же входа подается знаковый разряд выходного кода

АЦП 15. С завершением процедуры кодирования АЦП 15 вырабатывается сигнал

"Конец кодирования", который через первый элемент 23 задержки поступает на линию "Конец кодирования" АЦП 22 блока 13.,Величина задержки определяется из времени распространения сигнала через сумматор 16. В блоке !3 сигналом по линии "Конец кодирования АЦП" 22 через элемент ИЛИ 30 форTt

35 мируется сигнал на линии Синхроимпульс" 19, которым данные с выхода сумматора 16 заносятся в блок 9 памяти. Кроме того, сигнал "Конец кодирования с выхода первого элемента 23 40 задержки поступает на объединенные вторые входы элементов И группы элементов И 7, где он, проходя через разблокированный с выхода блока формирования приоритетного адреса 4 эле- 4 мент И, поступает на установочный вход одноименного-(одномерного ) триггера группы триггеров 6 и сбрасывает его. Сброс триггера в группе триггеров 6 вызывает запрет работы соответствующего элемента 1 сравнения.

Таким образом, завершение кодирования на второй ступени преобразования по каналу, выставившему запрос работы второй ступени через элемент ИЛИ

5, приводит к сбросу соответствуюш»го элемента 1 сравнения, который т»перь сис жет < работать только в следующем цикпе работы устройства, ч, только после новой установки соответствующего триггера в группе 6. !

Если на данной ступени разворачивания эталонной меры с выходе ЦАП сработало несколько элементов сравнения в группе l, что является типовым случаем, то снятие сигнала с выхода элемента сравнения с обработанного канала приводит к формированию на выходе блока 5 формирования приоритетного адреса нового адреса, который соответствует номеру старшего из оставшихся сработавших элементов сравнения на данной ступени разворачивания эталона.

Следует отметить, что сигналом по линии "Конец кодирования АЦП" 22 в блоке 13 через элемент ИЛИ 31 осуп ествляется сброс счетчика 38, через который реализуется программа работы второй ступени преобразования. Следовательно, по сигналу Конец кодирования" с выхода АЦП 15 осуществляется запись полученных данных в блок 9 памяти, формирование адреса следующего канала, выставившего запрос на обслуживание второй ступенью преобразова= ния на данном шаге разворачивания эталонной меры первой ступени преобразования и новый запуск программатора работы второй ступени, если с выхода элемента ИЛИ 5 еще имеется запрос, т.е. если еще есть каналы, выставившие запрос на работу второй ступени на данном такте разворачивания эталона с выхода ЦАП 2.

Если же на выходе элемента ИЛИ 5 сигнала нет, то по линии "Запрос" 24 в блоке 13 блокируется элемент И 29 и разблокируется элемент И 27. Вновь следующий тактовый импульс поступает на счетный вход счетчика 3, что приведет к наращиванию на одну ступень эталона первой ступени преобразования.

Вновь срабатывает какая-то группа элементов сравнения в группе 1 и т.д. Далее устройство работает аналогично, Следует отметить, что первая ступень преобразования на каждом шаге выделяет группу каналов, входные сигналы которых отличны друг от друга не более, чем на величину кванта разворачивания эталонного сигнала первой ступени. Следовательно, в процессе

I обработки этих каналов второй ступенью преобразования, которая работа ет через аналоговый коммутатор 10.

1501026

10 величина скачков напряжения на входе

НЧ-фильтра 14 не будет превышать величины кванта разворачивания эталона первой ступени. Величина кванта эталона первой ступени должна превышать амплитуду помех по входу, так как в устройстве помехозащитой обладает только вторая ступень преобразования.

Если принять, например, число разрядов (двоичных )первой ступени равными пяти, т.е. получить 31 ступень разворачивания эталона первой ступени, то при 20-вольтовом диапазоне уровень помех не должен превышать

0,65 В, что вполне реально. Кроме того, в процессе работы второй, помехозащищенной, ступени преобразования максимальные скачки напряжения в процессе переключения аналогового коммутатора 10 не превысят 0,65 В, что сохранит линейный режим работы цепоч ки — суммирующий усилит ель 1 1, фильтр НЧ 14, АЦП 15. Линейный режим. работы аналоговой измерительной, цепи и малые по амплитуде перепады напряжения позволяют существенно изучить динамику цепи, чем сохраняется воэможность установки группового фильтра НЧ при удовлетворительном быстродействии устройства.

Механизм сравнения шкал первой и второй ступеней преобразования устройства реализуется сумматором 16.

На второй вход этого сумматора, на старшие разряды, подается код с выхода первого счетчика 3. На остальные (младшие) разряды этого входа сумматора 16 подаются нули (эти разряды заземлены) . С помощью АЦП 15 кодИруются младшие разряды. Однако вследствие допустимости использования в блоке 1 быстродействующих, но низкоточньгх элементов сравнения возможно, что в число обрабатываемых на данном этапе разворачивания эталона первой ступсп::--""""oD попадут сигналы, превышающие по величине один квант эталона первой ступени. Поэтому АЦП 15 должен иметь шкалу, превышающую величину одного кванта с выхода АЦП 2. В этом случае сумматор 16 должен работать как на сложение, так и на. вычитание. Поскольку код с выхода счетчика 3 всегда положительный, то код с выхода АЦП 15 формируется дополнительный, но, так как он подается на младшие разряды первого вхочтения осуществляется по системному синхровходу "Чтение", сигнал с которого через элемент ИЛИ 30 поступает на выход "Синхроимпульс" 19 блока !3 и далее на синхровход блока 9 памяти.

На фиг.3 приведена временная диаграмма процедуры кодирования по каналам..Стрелками показана последовательность обработки канапа второй ступенью преобразования. !!ндексами!

О

45 да сумматора, то для сохранения пра вила сложения необходимо значение знакового разряда распространять на все старшие разряды. Следует отметить, что поскольку схема построена так, что эталон первой ступени кодирования всегда опережает по величине входные сигналы обрабатываемых второй ступенью каналов, то обычно за исключением редких случаев код на выходе АЦП 15 должен быть отрицательным и на старшие разряды первого входа сумматора распространяется единица.

Процесс кодирования устройства завершается с момента заполнения первого счетчика 3, выход которого по шине данных 17 поступает на вход дешифратора 32 в блоке 13. Сигнал с выхода дешифратора 32 поступает через элемент 33 задержки на второй вход элемента И 28. Величина задержки вырабатывается из условия достаточности для срабатывания элементов сравнения в группе 1 на последней ступени разворачивания эталонной меры первой ступени преобразования. По завершении обработки последнего канала последней ступени разворачивания эталонной меры снимается сигнал "3alIpoc 24 и с выхода элемента И 28 запустится одновибратор 41, с выхода которого уже независимо от состояния входа сформируется сигнал сброса, который через элемент ИЛИ 34 действует аналогично сигналу системного сброса.

Происходит установка устройства в исходное состояние.

Чтение данных из блока 9 памяти осуществляется после анализа системной шины "Готовность". Чтение можно осуществлять йри наличии сигнала "Готовность", так как в этом случае блок

9 памяти находится в режиме чтения, а его адресный вход через мультиплексор 8 подключен к адресному входу устройства. Синхронизация процедуры

1501026

Т и Т,г обозначены соответственно время смены диапазона при переходе от одной степени разворачивания эталонной меры к другой и время кодиро5 вания IIo каналу второй ступенью преобразования.

На фиг.4 приведена временная диаграмма работы блока 13. В скобках (цифрами) обозначены номера линий и блоков в соответствии с обозначениями на фиг.1 и 2.

Для выявления преимуществ данного устройства по сравнению с прототипом сравним их по уровню помехоэащищен- 15 ности на высоких частотах. Устройство-прототип не защищено от помех во всем диапазоне частот, вплоть до частоты f ð, крторая для сравнения элементной базы достигает значения 20 (5...20) ИГц. Для предложенного устройства при числе каналов N = 512 и средней точности (n 12), выбирая частоту полюса фильтра иэ компромиссных требований к быстродействию и 25 защищенности равной f р = 1000 f получаем f 10 Гц, à f л10 кГц.

Следовательно, в диапазоне от 100 кГц до 10 КГц (т.е. две декады ) уровень подавления помех по входу будет не хуже 20 дБ. В диапазоне 10-100 кГц уровень подавления помех будет возрастать от 3 до 20 дБ. В то же время при указанных условиях время установления сигнала на выходе группо35 вого фильтра не превысит 10 мк Ске.

Такое время может быть вполне компенсировано использованием быстродействующего АЦП (например, АЦП считывания ). Следовательно, устройство при равном быстродействии на половине частотного диапазона, воспринимаемого устройством, аддитивных помех имеет уровень защищенности по входу на 20 дБ более, чем устройство-прототип. Устройство может быть реализовано на микросхемах серий 594, 521, 574, 544, 1108, 1130, 1133.

Фо р м ул а и з о б р е т е н ия

Устройство для ввода аналоговой информации, содержащее группу элементов сравнения, группу триггеров; группу элементов И, цифроаналоговый

55 преобразователь, первый счетчик, блок формирования приоритетного адреса, первый элемент ИЛИ, мультиплексор, блок памяти, блок управления, причем первые информационные входы элементов сравнения являются информационными входами устройства, вторые информационные входы элементов сравнения подключены к выходу цифроаналогового преобразователя, входы которого соединены с выходами первого счетчика, выходы элементов сравнения подключены к входам блока формирования прио" ритетного адреса и входам первого элемента ИЛИ, стробирующие входы элементов сравнения соединены с выходами соответствующих триггеров группы, выходы элементов И группы соединены с R-входами соответствующих триггеров группы, первые входы элементов И группы соединены с соответствующими выходами единичного позиционного кода блока формирования приоритетного адреса, двоично-кодированный выход которого подключен к первому информационному входу мультиплексора, выход которого соединен с адресным входом блока памяти, выход которого является информационным выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены аналоговый коммутатор, суммирующий усилитель, аналого-цифровой преобразователь, сумматор, первый элемент задержки, фильтр нижних частот, а блок управления содержит первый и второй триггеры, второй элемент задержки, 1 второй, третий и четвертый элементы

ИЛИ, первый и второй дешифраторы, одновибратор, с первого по четвертый элементы И, второй счетчик, генератор импульсов, причем информационные входы коммутатора соединены с информационными входами устройства, выход коммутатора соединен с вычитающим входом суммирующего усилителя, суммирующий вход которого подключен к выходу цифроаналогового преобразователя, адресный вход коммутатора соединен с двоично-кодированным выходом блока формирования приоритетного адреса, синхропизирующий вход коммутатора подключен к первому выходу второго дешифратора, выход суммирующего усилителя через фильтр нижних частот подключен к информационному входу аналоro"цифровоro преобразователя, информационные выходы которого соедииены с первой группой входов сумматора, вторая группа входов которого подключена к выходу знакового разря!

1501026 гд г лип

Фце. 2 да аналого-цифрового преобразователя, третья группа входов сумматора подключена к выходу первого счетчика и входу пЕрвого дешифратора, четвертая группа входов сумматора соединена с шиной нулевого потенциала, выход сумматора подключен к информационному входу блока памяти, синхровход которого соединен с выходом второго элемента ИЛИ, вход записи-чтения блока памяти подключен к управляющему входу мультиплексора и выходу первого триггера, второй информационный вход мультиплексора является адресным вхо- 15 дом устройства, управляющий вход аналого-цифрового преобразователя соединен с вторым выходом второго дешифратора, выход "Конец кодирования" аналого-цифрового преобразователя че- 2р рез первый элемент задержки подключен к вторым входам элементов И группы и вторым входам второго и третьего элементов ИЛИ, выход первого элемента . ИЛИ соединен с первыми инверсными 25 входами второго и четвертого элементов И и первым входом третьего элемента И, счетный вход первого счетчика подключен к выходу второго элемента И, установочный вход первого счет- 30 чика соединен с S-входами триггеров группы и выходом четвертого элемента

И»1И, первый вход второго элемента ИЛИ является входом чтения устройства, входом запроса которого является первый вход первого элемента И, второй вход которого соединен с выходом второго триггера и является выходом готовности устройства, установочным входом которого является второй вход четвертого элемента ИЛИ, первый вход которого соединен с выходом одновиб- ратора, вход которого подключен к выходу четвертого элемента И, второй вход которого через второй элемент задержки подключен к выходу первого дешифратора, выход первого элемента

И соединен с первым входом третьего элемента ИЛИ, S-входом первого триггера и R-входом второго триггера, выход четвертого элемента ИЛИ подключен к S-входу второго триггера и

R-входу первого триггера, выход которого подключен к входу генератора импульсов, выход которого соединен с вторыми входами второго и третьего элементов И, выход третьего элемента И подключен к счетному входу второго счетчика, установочньп» вход которого соединен с выходом третьего элемента ИЛИ, выходы второго счетчика соединены с входами второго дешифратора.

IS01026

Фиа 4

Составитель А.Видякин

Редактор О.Спесивых Техред М.Яндык Корректор С.Шекмар

Заказ 4867/43

Тираж 668

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Укгород, ул. Гагарина, 101