Устройство для распределения динамической памяти

 

Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств на основе элементов полупроводниковой динамической памяти. Цель изобретения - повышение быстродействия устройства за счет уменьшения времени формирования адресов в режиме загрузки. Поставленная цель достигается тем, что в устройство, содержащее первый 1 и второй 2 коммутаторы, триггер 3 и первый счетчик 4, введены второй 5 и третий 6 счетчики и элемент И 7. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИ ЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„„1497618 (51)4 С 06 F !2/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 433) 510! 24-24 (22) 20,11.87 (46) 30 ° 07.89. Бвл. И- 28 (71) Львовский политехнический институт им, Ленинского комсомола (72) И.Б.Боженко, С.П.Гордиенко, II,А.Кондратов и О.К.Меиков (53) 681.325(088 ° 8) (56) Авторское свидетельство СССР

Ф 780035, кл. G !) С 7/00, 1978 °

Авторское свидетельство СССР

М - !10)894, кл. G 11 С 21/00, 1982 ° (54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ

ДИНАМИЧЕСКОЙ ПАМЯТИ

2, (57) Изобретение относится к вычислительной технике и может быть исполь эовано при.построении запоминащцих устройств на основе элементов полупроводниковой динамической памяти.

Цель изобретения — повьппение быстродействия устройства за счет уменьшения врем ни Формирования адресов в режиме загрузки. Поставленная цель достигается тем, что в устройство, содержащее первый 1 и второй 2 коммутаторы, триггер 3 и первый счетчик 4, введены второй 5 и третий 6 счетчики и элемент И 7. 1 нл.

1497618

Изобретение относится к вычислительной технике и может быть использонано при построении запоминающих устройств на основе элементов полупроводниковой динамической памяти.

Пель изобретения — повышс ние быстродействия устройства.

На чертеже представлена функциональная схема предлагасмого устрой!

0 ства.

Устройство содержит первый I u второй 2 коммутаторы, триггер 3, первый 4, второй 5 и третий 6 счетчики, элемент И 7, первый 8 и второй !5

9 адресные входы, первый 10, второй

ll, третий 12 и четвертый 13 адресные выходы, вход 14 регенерации, вход

15 управления режимом, выход 16 разрешения обмена, первый 17 и второй 20

l8 входы синхронизации и вход 19 . установки исходного состояния.

Устройство работает следующим образом.

По состоянию триггера 3 определяет-25 ся режим работы устройства. Единичное состояние триггера задает режим внешнего обмена, нулевое — режим регенерации. Счетчик 4 является счетчиком регенерации. Счетчик 5 задает 30 при загрузке памяти адреса столбцов (AC) задействованной зоны памяти, счетчик 6 — адреса строк (AR). С выходов 10 и II адресуются ячейки задействованной эоны памяти, с выходов 12 и 13 эти адреса поступают в процессор. По входу 17 поступают импульсы регенерации.

Перед загрузкой памяти производится начальная установка устройства. 40

По окончании загрузки процессор ведет обмен с ячейками задействованной зоны памяти. По истечении периода регенерации REF устройстве переводится в режим реГенерации ° 45

При начальной установке по входу

14 в устройство поступает сигнал начала регенерации, Триггер 3 устанавливается в нулевое состояние и через элемент 7 оно передается на управляющий вход коммутатора 1, который подключает информационные выходы счетчика 4 к выходам 10 устройства. По входу 19 в устройство поступает сигнал установки в исходное состояние.

Счетчики 5 и 6 устанавливаются в нулевое состояние, а счетчик 4 переводится в режим прямого счета, тем самым. выход обратного переноса счетчика

4 блокируется. По импульсам регенерации счетчик последовательно генерирует AR. Сигнал на входе 19 устанавливается на время, необходимое для начала нормального функционирования динамической памяти. Как правило, это время после включения питания составляет 8-16 циклов генерации AR.

По истечении этого времени сигнал установки в исходное состояние снимается, счетчик 4 переводится в режим обратного счета и по достижении им нулевого состояния выдается сигнал обратного переноса, по которому триггер устанавливается в состояние

"1". По этому состоянию счетчик 4 переводится в режим установки, его дальнейшее переключение по импульсам регенерации блокируется, а по выходу

16 устройство индицирует готовность вступить в обмен с процессором.

В режиме загрузки на входе 15 устройства присутствует уровень ЯОн.

По нему коммутаторы 1 и 2 подключают к выходам 10 и II информационные выходы счетчиков 4 и 5. Загрузка ячеек памяти сопровождается стробирующими импульсами на входе 18. По ним переключается счетчик 5, а по его сигналам переполнения — счетчик 6. Состо»-ние счетчика 6 заносится в счетчик

4, По состоянию счетчиков 5 и 6 через выходы 10 и 11 присваиваются адреса загружаемой в памяти информации.

Эти же адреса через выходы 12 и 13 поступают для сведения процессору.

В режиме обмена процессора с загруженной зоной сигналы загрузки по входу 18 не поступают, а на входе 15 устанавливается "1". По совпадению

"1" на входах элемента 7 коммутатор

1 подключает к выходу 10 вход 8.

Коммутатор 2 подключает к выходу ll вход 9. Адреса обращения к памяти задаются процессором: по входу 8

AR, по входу 9 — АС.

По истечении Т R < по входу 14 поступает сигнал установки в режим

perенерации. Триггер 3 устанавливается в "0", счетчик 4 из режима установки переключается в режим обратного счета, поступление 1" с входа

15 на управляющий вход коммутатора блокируется элементом 7 и к выходу

10 подключаются информационные выходы счетчика 4 ° Счетчик 4 начинает генерировать адреса регенерации, начиная с последнего AR, присвоенного

5 14 информации при загрузке памяти, и кончая нулевым. При достижении нулевого AR счетчик 4 выдает сигнал обратного переноса, триггер 3 устанавливается в "1" и устройство через выход 16 сигнализирует о готовности к обмену. Вновь могут быть процолжены режимы загрузки или обмена.

Составитель В.Есипов

Текрец М.Ходанич Корректор В.Гирняк

Редактор А.Лежнина

Подписное

Тираж 668

Заказ 4445/49

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., ц. 4/5

Производственно-издательский комбинат "Патент", r.Óæãîðîä, ул. Гагарина, 101

Ф о р м у л а и э о б р е т е н и я

УСтройство цля распределения динамической памяти, содержащее первый и второй коммутаторы, триггер и первый счетчик, причем первый информацион-. ный вход первого коммутатора явпяется первым адресным входом устройства, первый информационный вход второго коммутатора является вторым адресным вхоцом устройства, вход записи нуля триггера подключен к входу регенерации устройства, выход триггера соединен с выходом разрешения обмена устройства, счетный вход первого счетчика является первым входом синхронизации устройства, информационный выход первого счетчика поцключен к второму информационному входу первого коммутатора, выход которого является первым адресным выходом устройства, отличающее с я тем, что, с целью повьппения его быстродействия за счет уменьшения времени формирова97618

6 ния ацре.I Ов В рс ж3fMt з Г() pэкlk В не Го введены второй и тр тий c t тчикп и элемент И, причем выхоц элемента И

5 подключен к управляющему вхоцу первого коммутатора, первый вход элемента

И соединен с выходом триггера и вхоцом предварительной установки первого счетчика, вход разрешения которо10 го подключен к вхоцу установки нуля второго счетчика, вхоцу установки нуля третьего счетчика и входу установки исходного состояния устройства, второй вход элемента И соединен с управf5 ляющим входом второго коммутатора и вхоцом управления режимом устройства, выхоц второго коммутатора является вторым адресным выходом устройства, второй информационный вход второго

20 коммутатора подключен к третьему адресному выходу устройства и информационному выхоцу второго счетчика, счетный вход которого является вторым входом синхронизации устройства, 25 выхоц прямого переноса второго счетчика соединен со счетным выходом третьего счетчика, информационный выход которого подключен к четвертому адресному выхоцу устройства и ин30 формационному входу первого счетчика, выход обратного переноса первого . счетчика соединен с выходом записи единицы триггера.