Запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано при построении оперативных запоминающих устройств на КМДП-транзисторах. С целью повышения быстродействия запоминающего устройства за счет организации его работы по реальным задержкам элементов путем индикации моментов окончания переходных процессов в устройстве в него введены элементы И-НЕ 17, И-ИЛИ-НЕ 18, инвертор 19, транзисторы п-типа 6 и 7 и транзисторы р -типа 12-15. Причем выход элемента 17 соединен с затворами транзисторов 6,7 и входами элемента 18, а его входы - с входами элемента 18, другие входы которого соединены с информационными выходами 21,22 и входами 23,24 устройства, с управляющими 25, 26 входами устройства и с его управляющим выходом 27, который соединен с выходом инвертора 19, вход которого соединен с выходом элемента 18. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„1474738 д1

t511 4 G 11 С 11/34

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЦТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Г

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21) 4237506/24-24 (22) 27.04.87 (46) 23.04.89. Бюл. Р 15 (71) Ленинградский электротехнический институт им. В.И. Ульянова (Ленина) (72) В.И. Варшавский, Н.М. Кравченко, . В.Б. Мараховский и Б.С. Цирлин (53) 681.327.66(088.8) (56) Авторское свидетельство СССР

N - 1336112, кл. G 11 С 11/34, 1986.

Journal of Solid-State Circuits, IEEE, V. 17, 11- 5, р. 806, fig. 4. (54) ЗАПОИИНАЮЦЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть ис— пользовано при построении оперативных запоминающих устройств на КМДПтранзисторах. С целью повышения быстродействия запоминающего устройства за счет организации его работы по реальным задержкам элементов путем индикации моментов окончания переходных процессов в устройстве в него введены элементы И-НЕ 17, И-ИЛИ-HE

18, инвертор 19, транзисторы и-типа

1474738

6 и 7 и транзисторы р-типа 12-15.

Причем выход элемента 17 соединен с затворами транзисторов 6, 7 и входа-. ми элемента 18, а его входы — с входами элемента 18 другие входы которого соединены с информационными выИзобретение относится к вычислительной технике и может быть использовано при построении оперативных запоминающих устройств на КМДП-транзисто рах. 5

Целью изобретения является повышение быстродействия запоминающего устройства за счет организации его работы по реальным задержкам элементов путем индикации моментов окончания !О переходных процессов в устройстве.

На чертеже приведена схема запоминающего устройства.

Устройство содержит элементы 1 памяти, ключевые элементы, выполнен- !5 ные на МДП-транзисторах п-типа 2 и 3, . блок записи, состоящий из четырех

МДП-транзисторов и-типа 4-7, блок задания режимов работы, состоящий из восьми МДП-транзисторов р-типа 8-15 20 и двух резисторов 16, элементы И-НЕ

17, И-ИЛИ-НЕ 18, инвертор 19. На чер-" теже показаны также адресные входы 20, нулевой и единичный информационные выходы 21 и 22 и входы 23 и 24, 25 входы управления записью 25 и чтением

26 и выход 27 готовности устройства, шина 28 питания и шина 29 нулевого потенциала устройства.

Запоминающее устройство работает следующим образом.

В режиме хранения на адресные входы 20 всех элементов 1 памяти подаются низкие потенциалы, закрывающие транзисторы 2 и 3, на входы управле- 35 ния записью 25 и чтением 26 и нулевой 23 и единичный 24 информационные входы также подаются низкие потенциалы. В результате закрыты транзисторы

4, 5 и 8, 9 и открыты транзисторы 40

10, 11, 14 и 15 и 12 и 13, что приводит к появлению высоких потенциалов на нулевом 21 и единичном 22 выходами 21, 22 и входами 23, 24 уст— ройства, с управляющими 25, 26 входами устройства и с его управляющим выходом 27, который соединен с выходом инвертора 19, вход которого соединен с выходом элемента 18. ил.

2 ходах устройства. Последние вызывают низкий потенциал на выходе элемента

17, высокий потенциал на выходе элемента 18 и, наконец, низкий потенциал на выходе инвертора 19, т.е. на управляющем выходе 27.

В режиме чтения информации из элемента 1 на адресный вход 20 подается высокий потенциал, открывающий транзисторы 2 и 3, и низкий потенциал с нулевого или единичного входа-выхода этого элемента 1 поступает на выход

21 или 22. Одновременно подается высокий потенциал на вход 26 управления чтением, закрывающий транзисторы !

О и 11. Если низкий потенциал установится на выходе 21, то будет открыт транзистор 9 и на выходе 22 будет высокий потенциал, закрывающий транзистор 8. Если же низкий потенциал установится на выходе 22, то будет открыт транзистор 8 и на выходе 21 будет высокий потенциал, закрывающий транзистор 9. В обоих случаях на вьг оде элемента 17 появится высокий потенциал, на выходе элемента

18 — низкий потенциал, а на выходе инвертора 19, т.е. на управляющем выходе готовности 27 устройства, высокий потенциал, что является признаком завершения переходных процессов в этом режиме.

В режиме записи информации в элемент 1 памяти на вход 20, как и в предыдущем- случае, подается высокий потенциал, открывающий транзисторы

2 и 3, и низкий потенциал с нулевого или единичного входа-выхода этого элемента 1 памяти поступает на выход

21 или 22. Одновременно подается высокий потенциал на вход 25 управления записью устройства, закрывающий транзисторы 14 и 15. Далее, как и в

1474738 режиме чтения, один из пары транзисторов 8 и 9 открывается, а другой остается закрытым и на выходе элемента 17 появляется высокий потенциал, открывающий транзисторы 6 и 7. Кроме того, на информационные входы 23 и

24 подается информация, записываемая в элемент 1 памяти, т.е. на одном иэ этих входов устанавливается высокий потенциал. Если этот потенциал уста-: навливается на входе 23, то открывается транзистор 6 и закрывается транзистор 12,в результате чего на выходе 21 появляется низкий потенциал.

Если же высокий потенциал устанавливается на входе 24, то открывается транзистор 7 и закрывается транзистор 13, в результате чего низкий потенциал появляется на выходе 22. 20

Если информация, установленная на информационных входах 23 и 24 совпадает с ранее записанной в элементе 1, то изменения состояния последнего не происходит и после того, как на . 25 выходе элемента 17 появится высокий .потенциал, на выходе элемента 18 появится низкий потенциал, а на выходе инвертора 19, т.е. на управляющем выходе 27 устройства, — высокий потенциал, что, как и в режиме чтения, является признаком завершения переходных процессов.

Если же информация, установленная на информационных входах 23 и 24 про35 тивоположна ранее записанной в элемент 1, то происходит переключение последнего. При этом несмотря на высокий потенциал на выходе элемента 17 переключение элемента 18 не про- 40 изойдет до тех пор, пока в элементе

1 не установится требуемое состояние.

В этом случае сначала на обоих выходах 21 и 22 появятся низкие потенциалы, затем в результате записи инфор- 45 мации в элемент 1 на одном из выходов

21 или 22 восстановится высокий по-. тенциал. Только после этого на выходе элемента 18 появится низкий потенциал, а на выходе инвертора 19, т.е.

50 на управляющем выходе 27 устройства, . высокий потенциал, что является признаком завершения переходных процессов в режиме записи.

Для того, чтобы вернуть устройство в режим хранения, необходимо уста55 повить низкие потенциалы на адресном входе 20 и управляющих входах 25 и

26, а также на информационных входах

23 и 24. При этом закрываются транзисторы 2-5 и открываются транзисто-, ры 10, 11 и 14, 15, в результате чего на обоих выходах 21 и 22 восстанавливаются высокие потенциалы, на выходе элемента 17 — низкий потенциал, затем на выходе элемента 18— высокий потенциал и, наконец, на выходе инвертора 19, т.е. на управляющем выходе 27 устройства, — низкий потенциал, что является признаком завершения переходных процессов в режиме хранения.

В случае задержки закрывания транзисторов 2 и 3, например иэ-за запаздывания установки низкого потенциала на адресном входе 20, искажения информации в элементе 1 памяти не происходит, так как выходы 21 и

22 подключены открытыми транзисторами 10, 11 и 14, 15 к шине питания через резисторы 16, что позволяет сохранить низкий потенциал на соответствующем выходе 21 или 22 до тех пор, пока не закроются транзисторы

2и3.

Признаком завершения переходных процессов в устройстве при смене режимов является изменение потенциала на управляющем выходе 27 готовности.

Этот сигнал появляется по окончании реальных переходных процессов при любых величинах задержек транзисторов устройства. Таким образом, в устройстве индицируются моменты окончания переходных процессов, что позволяет организовать его работу по реальным задержкам, а следовательно, повысить его быстродействие.

Из приведенного описания работы запоминающего устройства видно, что ,в любом из режимов устойчивое состояние характеризуется тем, что в каждой из цепей устройства между его шиной питания и шиной нулевого потенциала включен хотя бы один закрытый

МДП-транзистор р- или п-типа, что обеспечивает в предлагаемом устройстве столь же низкое потребление энергии, что и в известном.

Ф о р м у л а и з обретения

Запоминающее. устройство, содержащее элементы памяти и соответствующие им пары ключевых элементов, каждый из которых выполнен на транзисторе п-типа, причем истоки первого

1474738

Составитель А, Дерюгин

Техред Л.Сердюкова Корректор М, Пожо

Редактор Л, Гратилло

Заказ 1901/51 Тираж 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГК11Т СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г .Ужгород, уд. I ëãÿðèèà, 101 и второго транзисторов и-типа соединены соответственно с нулевым и единичным входами-выходами элемента памяти, затворы являются соответствующим адресным входом устройства, а стоки — нулевым и единичным инфорI мационными выходами устройства, блок записи, состоящий из первого и второго транзисторов п-типа, затворы кото- 10 рых являются нулевым и единичным информационными входами устройства, а стоки соединены со стоками соответствующих транзисторов и-типа ключевых элементов, блок задания режимов раба- 1r ты, состоящий из четырех транзисторов р-типа, причем затворы третьего и четвертого транзисторов р-типа являют ся входом управления чтением устройства, затворы первого и второго тран- рр зисторов р-типа соединены соответственно со стоками второго и четвертого и первого и третьего транзисторов р-типа и со стоками первого и второго транзисторов и-типа ключевых элемен- 26 тов, о т л.и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены элемент

И-ИЛИ-НЕ, инвертор и элемент И-НЕ, в блок записи введены третий и четвертый транзисторы и"типа, стоки которых соединены соответственно с истоками первого.и второго транзисторов и-типа, истоки — с шиной нулевого потенциала, а затворы — с выходом элемента

И-НЕ и с первыми входами каждой группы И элемента И-ИЛИ-НЕ, выход которого соединен с входом инвертора, выход которого соединен с вторым входом - первой группы И элемента И-KPH-HE u является выходом готовности устройства, в блок задания режимов работы введены первый и второй резисторы и пятый, шестой, седьмой и восьмой транзисторы р-типа, стоки которых соединены с истоками первого, второго, третьего и четвертого транзисторов р-типа соответственно, затвор четвертого транзистора р-типа соединен с вторым входом второй группы И элемента И-ИЛИ-НЕ, затворы седьмого и восьмого транзисторов р-типа соединены с вторыми входами третьей и четвертой групп И элемента И-ИЛИ-HE и являются входом управления записью устройства, истоки пятого и шестого транзисторов р-типа соединены с шиной питания устройства и через первый и второй резисторы — с истоками седьмого и восьмого транзисторов р-типа, затворы пятого и шестого транзисторов р-типа соединены с третьими входами третьей и четвертой групп И элемента

И-ИЛИ-НЕ и с затворами первого и второго транзисторов и-типа блока записи, стоки которых соединены с четвер- тыми входами четвертой и третьей групп И элемента И-ИЛИ-НЕ соответственно, и с входами элемента И-НЕ.