Запоминающее репрограммируемое устройство

 

Изобретение относится к вычислительной технике. Цель изобретения - повышение надежности и увеличение времени хранения информации за счет импульсной подачи напряжения питания на накопитель 6 при чтении информации. Это достигается тем, что в устройство, содержащее накопитель 6 и блок управления накопителем, согласно изобретению введены одновибратор 7, элемент 2 ИЛИ-НЕ 10, ключ питания. Одновибратор 7 задерживает импульс управляющей последовательности при чтении информации на время, необходимое для подачи напряжения питания на накопитель, элемент 2 ИЛИ-НЕ 10 управляет ключом питания и обеспечивает выбор накопителя 6 при чтении и стирании информации. 11 ил. 2 табл.

COtO3 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (59 4 G 11 С ll 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ м!",: . .!сiц e, g ! !!

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4215108/24-24 (22) 25.03.87 (46) 07.03.89. Бюл, № 9 (72) Ю. Б, Кононков (53) 681.325(088.8) (56) Авторское свидетельство СССР № 911614, кл. G 11 С 7/00, 29.09.80.

Авторское свидетельство СССР № 1243033, кл. G 11 С 11/00, 01.10.84. (54) ЗАПОМИНАЮЩЕЕ РЕПРОГPAMMHРУЕМОЕ УСТРОИСТВО (57) Изобретение относится к вычислительной технике. Цель изобретения — повышение надежности и увеличение времени хра„80„„1464212 А I нения информации за счет импульсной подачи напряжения питания на накопитель 6 при чтении информации. Это достигается тем, что в устройство, содержащее накопитель 6 и блок управления накопителем, согласно изобретению введены одновибратор 7, элемент 2 ИЛИ вЂ” НЕ 10, ключ питания. Одновибратор 7 задерживает импульс управляющей последовательности при чтении информации на время, необходимое для подачи напряжения питания на накопитель, элемент

2 ИЛИ вЂ” НЕ 10 управляет ключом питания и обеспечивает выбор накопителя 6 при чтении и стирании информации. 11 ил. 2 табл.

14642!2

Изобретение относится к вычислительной технике и может быть использовано в качестве энергонезависимого накопителя информации вычислительной машины.

Цель изобретения -- повышение надежности устройства и увеличение времени хранения информации, На фиг. представлена функциональная схема запоминающего репрограммируемого устройства; на фиг. 2 -- принципиальная схема блока сопряжения; на фиг. 3 —— то же, регистра данных; на фиг, 4 --- то же, блока управления; на фиг. 5 — то же, блока выдачи ответа; на фиг. б -- то же, блока формирования одиночных импульсов; на фиг. 7 — то же, блока импульсного питания; на фиг. 8 -- то же, накопителя устройства; на фиг. 9 — диаграмма работы устройства в режиме считывания; на фиг. 10 — то же, в режиме записи; на фиг. 11 — то же, в режиме стирания информации, !

Запоминающее репрограммируемое устройство состоит из блока сопряжения. регистра 2 данных, блока 3 управления, блока

4 выдачи ответа, блока 5 формирования одиночных импульсов, накопителя 6, одновибратора 7, накопительного конденсатора 8, ограничительного резистора 9, элемента 2И-НЕ 10, транзисторного блока 11, конденсаторного блока 12 (фиг. 1) .

Блок сопряжения (фиг. 1, 2) состоит из пяти магистральных приемопередатчиков

13 — 17, выходы !8.(00 — 17) «МАД(00- )7)» которого соединены с шипами внешней ЭВМ (не показана), шина 19. (00 — 15) «АД(0015)» соединена с элементами 20,21 регистра

2 данных (фиг. 1, 3), разряды шины 19. (00--12) «АД(00--!2)» соединены с входами элементов 22 — 24 регистра адреса блока 3 управления (фиг. i, 4), разряды шины 25. (00—

15) «Д (00- — 15)» данных соединены с входами данных накопителя 6 (фиг. 1. 8) и выходами регистра 2 данных (фиг. 1, 3), выход

«РВ. блока Н» 26 элемента 27 соединен с входом элемента 28 блока 4 выдачи ответа (фиг. 2, 5).

Регистр 2 данных (фиг. 1, 3) состоит из двух восьмиразрядных регистров, вход «ДЗП В» 29 соединен с выходом элемента 30 и входом элемента 31 блока 4 выдачи ответа (фиг. 1, фиг. 5). Вход «S!H»

32 соединен с выходом элемента 33, входом элемента 34 и входом элемента 35 блока 5 формирования одиночных импульсов (фиг. 1, 6).

Блок 3 управления 4 состоит Н3 элементов 22 — -24, входы «СТР.А» 36 соединены с выходом элемента 37 блока выдачи ответа (фиг. 1, 5), выходы регистра адреса через резисторы 38 соединены с адресными входами 39. (01 — 10) «А (01 — 10)» накопителя 6 (фиг. 1, 8), дешифратора выбора микросхем, элементов 40 — -45, выходы 46 — 49 которых

1О

«БИС !» — «БИС.4» соединены с входами накопителя 6 (фиг. 1, 8), первый вход «ВБ,Н»

50 элемента 44 соединен с выходом элемента 51, с входами элементов 52, 30 блока 4 выдачи ответа (фиг. 1, 5), второй вход 53

«РВ БИС Н» соединен с выходом элемента

54 и вторым входом элемента 34 блока 5 формирования одиночных импульсов (фиг. 1, 6), формирователя 55, вход которого «СЧИТ И.»

56 соединен с выходом элемента 7 блока

7А импульсного питания (фиг. 1, 7), а выход соединен с входами элементов 57 и 58, выход «СЧИТ.» 59 элемента 57 соединен с входами накопителя 6 (фиг. l, 8), выход «ПЕРЕД» 60 элем. .нта 58 соединен с входами элементов 13 — 16 блока сопряжения (фиг. l, 2), вход 61 «РВ.БИС В > элемента

58 соединен с одним входом элемента 37 блока 4 выдачи ответа (фиг. 1, 5), с выходом ипвертора 62 II входом инвертора 54 блока 5 формирования одиночных импульсов (фиг. 1, 6) .

Блок 4 выдачи ответа (фиг. 1, 5) состоит пз приемников 65, 5!, 30, один из входов которых соединен с внешней магистралью ЭВМ входами «М ОБМ Н» 66, «М ДЧТ Н» 63, «М ДЗП Н» 64 соответственно, передатчика

67, выход которого «М ОТВ Н» 68 соединен с внешней магистралью, первый вход которого соединен с выходом элемента 69, второй вход соединен с переключателем 70, первый вход «1!ЕРЕД» 60 элемента 69 соединен с элементом 58 блока 3 управления (фиг. l, 4), второй вход элемента 69 соединен с выходом «ДЗП Н» 71 инвертора 31 и входами одновибраторов 72 и 73 блока 5 формирования одиночны.; импульсов (фиг. 1, 6), дешифратора 28, три входа 19. (13,...,15) «ЛД» (13„...,15) соединены с блоком сопряжения (фиг. 1, 2), выходы 74 дешифратора 28 соединены с переключателем 75, выходы

76 которого соединены с входом D триггера — защелки 77, стробирующий вход С триггера-защелки соединен с выходом инвертора 78, вход соединен с вторым входом элемента 51, вторым входом элемента 37 и выходом элемента 65, выход триггера-защелки 77 соединен с первым выходом элемента 51, второй вход элемента 51 соединен с выходом «ОБМ. В» 79.

Блок 5 формирования одиночных импульсов (фиг. 1, 6) состоит из одновибратора 72, первый выход которого соединен с выводом резистора 80, входом элемента 81, входом элемента 33, выход «S 2 Н» 82 элемента 81 соединен с вторым входом элемента 35, второй вывод резистора 80 соединен с конденсатором 83 и вторым входом элемента 81, второй выход одновибратора соединен с первым входом ограничительного резистора 84 и конденсатора 85, третий выход соединен с шиной +!АР!« + 5 В» (позицией не показана), второй вход одновибратора 72 соединен

1464212 с переключателем 86, разъемом 87 и входом, инвертора 88, выход которого соединен с вторым входом одновибратора 73, выход

«S 3 В» 89 одновибратора 73 соединен с входом инвертора 90 и первым входом элемента

10 блока 7А импульсного питания (фиг. 1, .7), выход элемента 35 соединен с первым вхо. дом резистора 91, второй вывод — с конденсатором 92 и входом инвертора 62.

Блока 7А импульсного питания (фиг. 1, 7) состоит из элемента 10, первый вход которого «ДЧТ 8» 93 соединен с выходом элемента 52 блока 4 выдачи ответа (фиг. 1, 5) и входом одновибратора 7, вывод «И.ПИТ.Н»

94 элемента !О соединен с первым выводом резистора 95, второй вывод последнего соединен с первым выводом резистора 96 и базой транзистора 97, второй вывод резистора

96 соединен с эмиттером транзистора 97 и первым выводом резистора 98, коллектор транзистора 97 соединен с первым входом резистора 99, второй вывод которого соединен с базой транзистора 100 и первым выводом резистора 101, второй вывод которого соединен с эмиттером транзистора 100 и вторым входом переключателя Е4, первый вход переключателя Е4 соединен с вторым входом переключателя Е2 и источником питания — UP2« l2 В» (позиция не показана), второй вывод переключателя ЕЗ соединен с коллектором транзистора 100 и вторым выводом резистора 98, первый вывод переключателя

Е2 соединен с вторым выводом переключателя El, первым выводом переключателя ЕЗ и выводом 102 «И.— 128», который соединен с выводом накопителя 6 (фиг. 1, 8), первый вывод переключателя El соединен с восемью отрицательными входами конденсаторов

103 — 110, второй вывод которых соединен с шиной «Земля» (позиция не показана); первый выход формирователя 7 подключен к входу «СЧИТ.И» 56 блока 3 управления (фиг. 1, 4), второй вывод — к первому выводу накопительного элемента 8, третий вывод — к второму выводу ограничительного элемента 9, второй вывод которого подключен к. источнику питания +UP! «158».

Накопитель 6 (фиг. 1, 8) может состоять

S из шестнадцати накопительных элементов

111 †1, причем первый вход 127 переключателя 128 подключен к внешнему источнику высокого отрицательного напряжения — UP2

« — 328», второй вывод переключателя 128 соединен с объединенными шинами U элементов 111 — 126 накопителя выходы 39. (01—

10) «A(01 — 10)» блока 4 управления (фиг. 1, 4) соединены с объединенными входами «АlА10» элементов накопителя б, выход «СЧИТ»

59 блока 4 управления (фиг. 1, 4), выходы

«ЗАП.» 129, «СТИР.» 130 блока 5 формирователя одиночных импульсов (фиг. 1, 6) соединены с объединенными входами «RD», «WR». «SR» элементов накопителя 111 — 126

1О

45 а лицd

Номер переключателя

Адрес

000000 — 017776

020000 — 037776

040000 †0577

060000 †0777

100000 — 117776

120000 — 137776

140000 †1577

2

4

)

55 соответственно, выводы «БИС1» 46, «БИС2»

4?, «БИСЗ» 48, «БИС4» 49 блока 3 управления (фиг. 1, 4) соединены с объединенными входами « — 128» элементов 111 — !14, 115 — 118, 119 — 122, 123 — -126 накопителя соотьетственно, выводы 25.(00 — 03) «Д(00-—

03»}, 25. (04 — 07) «Д(04 — -07)». 25. (08 — 11)

«Д(08--!1)», 25.(04 — 07), «Д(04- — 07)» соединены с объединенными входамн «ДOО—

ДОЗ», «Д04 — ДО7>, «ДО8 — Д l l », «Д12—

Д15» элементов 111 †.114, 115 †1, 119—

122, 123 †1 накопителя соответственно, выход «И.— 128» 102 блока 7А импульсного питания (фиг. 1, 7) подключен к объединенным входам « — 128» элементов 111 — 126 накопителя.

Устройство является полупроводниковой память о емкостью 8К байт (4К-шестнадцати разрядных слов}. Для стиоания и записч информации к устройству подключается через переключатель 128 внешний источник питания — UP3 « — 328».

В адресной части любого цикла обращения к устройству от микро- ВМ подается по линиям шины 19 шестнадцагиразрядное слово. Разряды шин 19. (1 — !0} адреса подаются на накопитель б для адресации ячеек элементов памяти. Адрес любой ячейки памяти запоминается в десятиразрядном регистре адреса элементов 22 — 24, входящего в блок 3 управления (фиг. 1, 4), и по сигналам («M ОБМ Н») 66, («M ДЧТ Н»)93 нли («М ДЗП Н»)66, 71 (фиг. 5) подается на адресные входы Аl — А10 микросхем накопителя б (фиг. 1, 8). Разряды шины 19. (11, 12) адреса (фиг. 4) через элемент 24 регистра блока 3 управления подаются на элементы

40 — 43 (фиг. 4) дешифратора, стробирование которого происходит сигналами 50 («ВБ.Н») и 531«РВ БИС Н»). Сигналы выбора микросхем 46 — 49, «БИС!» — «БИС4» (один из четырех) подаются на соответствующие четыре микросхемы памяти накопителя 6, образуя шестнадцатиразрядное слово, н подготавливают их к работе (организация одной микросхемы накопителя 1Кх4 разряда) . Разряды шины 19. (13 — 19) ад,реса через дешифратор 28 поступают на переключатель 75, с помощью которого устройство настраивается на определенный номер банка согласно табл. 1.

Т б 1

14642!2

10

Таблица 2

Адрес

Сигнал

000000--003776

004000 — 007776

О!0000 †0137

014000-- 017776

БИС1

БИС2

БИСЗ

БИС4

Г1о магистральному сигналу («М ОБМ

Н») 66 и сигналу с переключателя 75, который стробируется в элементе 77, на выходе элемента 51 устанавливается сигнал («ВБ.

Н») 50 (блок выдачи ответа фиг. 1, 5).

Работа устройства в режиме стирания информации.

В режиме стирания информации ня устройстве устанавливают переключатели F. l, F2 (фиг. 1), через вход 127 (фиг. 8) подают внешнее высоковольтное отрицательное напряжение — !)РЗ (— 32В), устанавливают переключатель 128 (фиг. 8), а также нулевой банк памяти переключателем 75 — первое положение (фиг. 5) . Ha шины адреса

Al — A10 накопителя 6 подается один адрес из следуюших массивов информации нулевого банка, табл. 2.

Г1одяча одного адреса осуществляется набором адреса во внешней магистрали на шинах 18. (00 — - 5}, который зяшелклвается B элементах 22--24 регистра адреса по магистральному сигналу 66 («М OBN 1-1»)

По этому сигналу формируется с помощью элементов 8, 75, 77, 78, 51 (фиг. 5, блок 4 выдачи ответа) сигнал 50 («БВ.Н»), который подготавливает приемники 52, 30 к работе. На шины одного из указанных массивов адресов 18. (00 — 15) устанавливаются данные в регистр 2 данных (фиг. 3). Устанавливается переключатель 86 (фиг. 6). Подается магистральный сигнал 64 («М ДЗП

Н»), который, логически умножаясь с сигналом 50 («ВБ.Н»), устанавливает активные сигналы («ДЗП В») 29 и («ДЗП H») 71 (фиг. 5). По сигналу «ВБ.Н» 50 устанавливается один из четырех сигналов (согласно табл. 2) БИС1, БИС2, БИСЗ, БИС4, поступаюший на накопитель б. Сигнал 71 («ДЗП

Н») запускает одновибратор 73 (фиг. 6) длительностью им пульса 100 мс, который вырабатывает активньш сигнал 86 («83В») и сигнал 130 («Стир»), поступающий на микросхемы накопителя б. Таким образом происходит стирание информации четырех (всего 16) микросхем накопителя. После стирания информации переклк>чятель 86 (фиг. 6) возвращается в исходное положение. Описанное выше необходимо повторить четыре раза согласно табл. 2, чтобы стереть весь массив накопителя 6.

Работа устройства в режиме записи информации.

Записи информации должно предшествовать стиранис, после цикла «Стирание» на выходах «Д» микросхем памяти накопителя

6 устанавливается высокий уровень. Запись информации производится с интервалом не менее 20!мс. В режиме записи устанавливаются переключатели F.l, Е2 (фиг. 1), через вход 128 (фиг. 8) подается внешнее высоковольтное напряжение --1)РЗ(— 32В), устанавливается переключатель 128. Устанавливается нулевой банк памяти переключателя

75 — первое положение (фиг. 5). На шины

Аl — A10 адреса накопителя 6 подается адрес нулевого банка (табл. 1).

Подача одного адреса осушествляется набором адреса во внешней магистрали на шинах 18. (00- 15), который защелкивается в элементах 22, 23, 24 регйстра адреса по магистральному сигналу 66 («М ОБМ Н»).

По этому сигналу с помощью элементов 28, 75, 77, 78., 51 (фиг. 5, блок 4 выдачи ответа) формируется сигнал 50 («Bb. Н»), который подготавливает приемники 52, 30 к работе.

На шины 18. (00 — 5) установленного адреса подаются данные в регистр 2 данных (фиг. 3). Подается магистральный сигнал 64 («М ДЗП Н»), который совместно с сигналом 50 («ВБ.Н») устанавливает активные сигналы («ДЗП B») 29 и («ДЗП Н») 71 (фиг. 5). По сигналу 50(«ВБ.H») и адресам

39. (11,12) с помощью элементов 40- — 45 устанавливается один из четырех сигналов (согласно табл. 2) «БИС Х», поступающий на накопитель б. Сигнал 71 («ДЗП Н») запускает одновибратор 72 (длительность импульса 10 мс), с выхода которого сигналы

32 («Sl Н») и 82 («S 2 Н») поступают на элемент 35, образуя сигнал 53 («РВ БИС Н»), который стробирует регистр 2 данных (фиг. 3). Данные на выходе регистра данных и на входе накопителя 6 находятся

10 мс -- условие записи микросхем накопителя. Активные сигналы 32 («S 1 Н») и 53 («РВ БИС Н») формируют сигнал 129 («ЗАП»), который записывает данные в микросхемы накопителя 6 (фиг. 8). Адрес 39 (01 — 10) на выходе элементов 22, 23 регистра адреса держится в течение 10 мс сигналом 61 («PB БИС В»), по завершении записи в одну ячейку памяти устройство выдает ответный сигнал (<.M ОТБ Н») 68 (фиг. 5, блок выдачи ответа), сигнализируя об окончании цикла записи. После записи переключатели E l, Е2 возврашаются в исходное положение.

Работа устройства в режиме считывания.

В режиме считывания информации устанавливают переключатели ЕЗ, Е4 (фиг. 1, 7).

Устанавливается нулевой банк памяти, адрес, зашелкивают его сигналом 66 («М ОБМ

Н»), как описано выше, подается магист1464212 ральный сигнал 63 («М ДЧТ H») через приемник 52 (фиг. 1, 5, блок 4 выдачи ответа), который, умножаясь с сигналом бб (<ВБ.H»( устанавливает активный сигнал 93 («ДЧТ В»ь

Этот сигнал поступает нв олновнбрвтор 7 .(фиг, 1, 7) — длительность задержки 1 мкс, и через элемент 10 на транзисторный блок 11

Сигнал 93 формирует сигналы 61 («РВ, БИС B»), 53 («РВ БИС Н») с помощью 1О элементов 35, 54, 62, 91, 92 (фиг. 1, 5, блок формирования одиночных импульсов), по которым устанавливаются сигналы 46 — 49 («БИС X»), По сигналу 93 («ДЧТ B») транзисторный блок включается в работу и на выходе его (коллектор транзистора 100) в 15 результате подачи на эмиттер транзистора

100 напряжения появляется двенадцативольтовый импульс, необходимый для включения в режиме считывания элементов памяти накопителя 6. Одновибратор 7 настроен на длительность 1 мкс, необходимую для прохождения сигнала через транзисторный блок

11 и установления напряжения питания — 12 В на накопитель. После этого одновибратор 7 по заднему фронту импульса 56 («СЧИТ. H») запускает одновибратор 55 (фиг, 1, 4), который выдает двухмикросекундный импульс для образования сигналов 59 («СЧИТ») и 60 («ПЕРЕД.»). По установленным сигналам адреса А1 — А10 выбора микросхем «БИС Х», питания И.— 12В на накопителе 6 сигнал 59 («СЧИТ») стробирует выбранную ячейку памяти накопителя, на выходе которого и на входах 25.(0015) (фиг, 1, 2) блока сопряжения появляются данные, которые посылаются в магистраль ЗВМ сигналом 60 («ПЕРЕД.»).

Формула изобретения

Запоминающее репрограммируемое устройство, содержащее накопитель и блок управления, выходы которого соединены с управляющими входами накопителя, отличающееся тем, что, с целью повышения на. дежности и увеличения времени хранения информации за счет импульсной подачи напряжения питания на накопитель, в него введены одновибратор, элемент 2ИЛИ вЂ”.НЕ, ключ питания, причем выход «Чтение данных» блока управления накопителем соединен с входом запуска одновибратора и первым входом элемента 2ИЛИ вЂ” HE, второй вход которого соединен с выходом «Стирание данных» блока управления накопителем, а выход — с входом стробировання питания блока управления накопителем н входом ключа питания, первый выход ключа питания соединяется с входом питания накопителя, а второй выход — с входом отрицательного источника питания устройства, выход одновибратора соединен с входом считывания блока управления накопителем.

1464212

Q3uz 4

Я (15)

РВ блаиа Н

1464212

125

А7

410

А1

МЯ

"gf g

4(8

-0 2

З10

З77

Ю15

25 00-75) А 10

R9

4Я

У Я

ЮЗ йЖ

-Ц 2

Al

А 70

П)

Ь7

52

88

R3 йМ

-if<2

У

А7

А70

УЗ

k/8

-K„2

V я

СР

14б4212

6(-ro)

О

25(ОО-15)

61

U

19.(а1-1

71

82

25(00-15

130

1464212

29

61

О

729

О

25(00- г5)

@Tube, 77

Сост ав и тель С. Ф ил и пи ычев

Редактор Н. Гунько Техред И. Верес Корректор Э. Лончакова

Заказ 724/54 Тираж 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-издательский комбинат «Патент», r. Ужгород, ул. Гагарина, 10!