Буферное запоминающее устройство

 

Изобретение может быть использовано при построении буферных запоминающих устройств систем обработки информации. Цель изобретения - повышение надежности устройства. Устройств во содержит блок 1 памяти с информационными входами 2 и выходами 3, счетчик 4, выходы которого подключены к адресным входам блока 1, реверсивньй.счетчик 5, содержимое которого определяет занятый объем памяти, дешифратор 6, подключенный к счетчику 5, на выходах которого появляются сигналы ЗУ свободно и ЗУ переполнено , регистр 7, триггер 8, сумматор 9 по модулю два, формирователь 10 импульсов, элементы И 11 и 12, вход 13 режима, вход 14 синхронизации. Если триггер 8 находится в О, то в счетчике 4 находится адрес чтения, а в регистре 7 - адрес записи. Если триггер 8 находится в О, то в счетчике 4 Находится адрес записи, а в регистре 7 - адрес чтения. Сумматор 9 и формирователь 10 обеспечивают обмен данными между счетчиком 4 и регистром 7 с целью введения необходимого адреса в счетчик 4 в соответствии с сигналом режима на входе 13 и состоянием триггера 8. Элементы И 11 и 12 формируют импульсы чтения и записи для блока 1 и импульсы сложения и вычитания для счетчика 5. 2 ил. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (ц 4 С 11 С 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4152767/24-24 (22) 28.11 .86 (46) 30.01.89. Бюл. № 4 (72) В. С. Лупиков (53) 681.327.6(088.8) (56) Авторское свидетельство СССР № 1156140, кл. G 11 С 19/00, 1984.

Авторское свидетельство СССР № 1111202, кл. G 06 F 12/00, 1982. (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение может быть использовано при построении буферных запоминаюших устройств систем обработки информации. Цель изобретения — повышение надежности устройства. Устройст« во содержит блок 1 памяти с информационными входами 2 и выходами 3, счетчик 4, выходы которого подключены к адресным входам блока 1, реверсивный счетчик 5, содержимое которого определяет занятый объем памяти, де-

ÄÄSUÄÄ 1455363 А1 шифратор 6, подключенный к счетчику

5, на выходах которого появляются сигналы "ЗУ свободно" и "ЗУ переполнено", регистр 7, триггер 8, сумматор 9 по модулю два, формирователь 10 импульсов, элементы И 11 и 12 вход

13 режима, вход 14 синхронизации.

Если триггер 8 находится в "0", то в счетчике 4 находится адрес чтения, а в регистре 7 — адрес записи. Если триггер 8 находится в "0", то в счет" чике 4 находится адрес записи, а в регистре 7 — адрес чтения. Сумматор

9 и формирователь 10 обеспечивают обмен данными между счетчиком 4 и регистром 7 с целью введения необходимого адреса в счетчик 4 в соответствии с сигналом режима на входе 13 и состоянием триггера 8. Элементы И 11 и 12 формируют импульсы чтения И записи С для блока 1 и импульсы сложения и вычитания для счетчика 5. 2 ип.

1455363

Изобретение относится к вычислительной технике и может быть.,использовано в качестве буферного запомина ющего устройства в системах обработКи информации.

Цель изобретения - повышение надежности устройства.

На фиг. 1 приведена структурная хема устройства; на фиг. 2 — струк- !О урная схема счетчика.

Устройство содержит блок 1 памяти, формационные входы 2.и выходы 3, четчик 4, реверсивный счетчик 5, дератор 6, регистр 7;: триггер 8, !5 умматор 9 по модулю два, формироваель 10 импульсов, элементы И 11 и

2, вход 13 режима, вход 14 синхрониации, входы 15 и 1 6 управления, вход

7 установки. 20

Счетчик 4 содержит регистр 18 сдвига, элемент ИЛИ 19 и сумматор 20 о модулю два.

Устройство работает следующим об >взом.

Перед началом работы сигналом по входу !7 установки счетчики 4 и 5, регистр 7 и триггер 8 устанавливают-! ся в нулевое состояние.

Высокий уровень сигнала на инверс-30 ом выходе триггера 8 свидетельствут о том, что в счетчике 4 хранится екущий адрес записи в блок 1 памяти.

ысокий уровень сигнала на прямом

ыходе триггера 8 свидетельствует о, ом, что в счетчике 4 хранится теку 1иГ адрес чтения.

При выполнении операции записи анных в блок 1 памяти на вход 13 поступает низкий уровень сигнала. 3а- 40 исываемые данные поступают на входы

2 устройства s сопровождении сигнала ! о.входу 14. Сигнал по входу 14 дол- .

1кен быть задержан относительно момента смены сигнала по входу 13 на вре- !5

Мя, достаточно равное для срабатывания триггера 8 по счетному входу, сумматора 9 по модулю два, формирова"теля 10.

Если в момент поступления низкого уровня сигнала по входу.13 триггер

8 находится в единичном состоянии, h.å. в счетчике 4 хранится текущий адрес чтения, то на выходе сумматора по модулю два появляется Высокий 55 ! ровень сигнала, по которому формирователь 10 сформирует импульс, пе- реписывающий содержимое регистра 7

В счетчик 4, а содержимое счетчика

4 в регистр 7 и устанавливающий триггер 8 по счетному входу в нулевое состояние. Этим обеспечивается подключение к адресным входам блока 1 памяти текущего адреса записи. Сигнал синхронизации по входу 14, поступая через элемент И 12 на вход управления блока 1 памяти, осуществляет запись данных с входов 2 в блок 1 памяти по текущему адресу записи. Задним фронтом сигнала по входу 14 производится модификация содержимого реверсивного счетчика 5 (к его содержимому добавляется единица) и текущего адреса записи, хранящегося в это время в счетчике 4.

На фиг. 2 приведена схема одного из вариантов счетчика 4, а именно псевдослучайного счетчика, выполненного на регистре 18 сдвига с сумматором 20 по модулю два в цепи его обратной связи с инверсией на выходе.

При высоком уровне сигнала на выходе сумматора 9 по модулю два и при поступлении сигнала от формирователя

10 через элемент ИЛИ 19 на синхровход регистра 18 производится запись в регистр 18 кода, присутствующего на его информационных входах. Запись производится по заднему фронту синхросигнала. При низком уровне сигнала на выходе сумматора 9 по модулю два и при поступлении сигнала по входу 14 производится через элемент HJIH 19 модификация содержимого регистра 18 сдвига в соответствии с видом.его обратной связи.

Если в следующем цикле должна быть произведена операция записи в блок 1 памяти, уровень сигнала на.входе 13 не изменяется, т.е. остается низкий уровень сигнала. Если же в следующем цикле должна быть произведена операция чтения данных из блока 1 памяти, уровень сигнала на входе 13 меняется на высокий. При этом появляется высокий уровень сигнала на выходе сумматора 9 по модулю два, по которому формируется импульс формирователем 10 и переписывается содержимое регистра

7 в счетчик 4, а содержимое счетчика

4 в регистр 7 и изменяется на проти" воположное состояние триггера 8„ Этим осуществляется подключение к адресным входам блока 1 памяти текущего адреса чтения. Поступающий с задержкой относительно смены уровня сигнала на входе !3 сигнал по входу 14 через

1455363

Составитель С. Пустенко

Редактор Е. Копча Техред И. Ходанич Корректор С. «Р»

Заказ 7456/55 Тираж 558 ) Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

3 элемент И 11 на вход стробирования— блока 1 памяти обеспечивает чтение данных из блока 1 памяти на выходы 3 устройства. Задним фронтом сигнала по входу 14 осуществляется модификация содержимого реверсивного счетчика

5 (вычитается единица) и модификация текущего адреса чтения в счетчике 4.

Если и в следующем цикле должна выполняться операция чтения, то состояние уровня сигнала на входе 13 не изменяется. Последующие циклы записи и чтения данных выполняются аналогично.

1 15

Выходные сигналы реверсивного счетчика 5 поступают на дешифратор 6, формирующий на выходах 15 и 16 индикации сигналы состояния "Буфер пуст" и "Буфер заполнен", управляющие рабо- 20 той приемника и передатчика информации °

Формула изобретения

Буферное запоминающее устройство, содержащее блок памяти, информационные входы и выходы которого являются соответственно информационными входами и выходами устройства, реверсив- дб ный счетчик, выходы которого подключены к входам дешифратора, выходы ко. торого являются выходами индикации устройства, счетчик, тактовый вход которого является входом синхронизал

4 ции устройства, входы сброса реверсивного счетчика и счетчика объединены и являются входом установки устройства, триггер, первый и второй элементы И, о т л и ч а ю щ е е с я тем, что, с целью повьипения надежности устройства, оно содержит регистр, формирователь импульсов и сумматор по модулю два, причем первые входы первого и второго элементов И подключены к счетному входу счетчика, выходы которого подключены к адресным входам блока памяти и информаци-: онным входам регистра, вход установки которого подключен к входу установки счетчика и входу установки триггера, прямой выход которого подключен к второму входу первого элемента И и первому входу сумматора по модулю два, второй вход которого является входом режима устройства, инверсный выход триггера подключен к второму входу второго элемента И, вы.- . ход которого подключен к входу записи блока памяти и входу сложения реверсивного счетчика, вюод вычитания которого подключен к входу чтения блока памяти и выходу первого элемента И, выход сумматора по модулю два подключен к входу режима счетчика и входу формирователя импульсов, выход которого подключен к счетному входу триггера, к входу записи регистра и входу залиси счетчика.