Адаптивная система обработки данных

 

Изобретение относится к вычислительной технике, в частности к мультипроцессорным системам, перестраивающим свою структуру в зависимости от способов обработки данных. Цель изобретения - расширение функциональных возможностей системы за счет обработки в процессорах массивов взаимозависимых заявок и расширение за счет этого номенклатуры решаемых в системе алгоритмов. Система содержит блок 1 памяти и цепочку процессоров 2-2п, объединенных шинами и линиями 12 а б СП ел ел

СОЮЗ СОВЕТСКИХ

СО!.!ИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

Ц9! (!1) А1!

5!> 4 G 06 F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ ХОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТХРЦТИЯМ

ПРИ ГКНТ СССР (21) 4214789/24-24 (22) 02.02.87 (46) 30 ° 01.89. Бк1п. К9 4 (72) В.М. Антонов, В.Н. Середкин, В.А. Курчидис, Н.А. Андреев и К.П. Тиханович (53) 681.325 (088.8) (56) Авторское свидетельство СССР

У 1241250, кл. G 06 F. 15/16, !986.

Авторское свидетельство СССР

М 742943, кл. G 05 F .15/16, 1 980.

Авторское свидетельство СССР !

1- 926662, кл. G 06 F 15/!6, 1982.

Авторское свидетельство СССР

9 1312596у кл. G 06 F 15/16, 1987 (прототип). (54) АДАПТИВНАЯ СИСТЕМА ОБРАБОТКИ

ДАННЫХ (57) Изобретение относится к вычислительной технике, в частности к мультипроцессорным системам, перестраивающим свою структуру в зависимости от способов обработки данных. Цель изобретения — расширение функциональных возможностей системы за счет обработки в процессорах массивов взаимозависимых заявок и расширение sa счет этого номенклатуры решаемых в. системе алгоритмов. Система содержит блок 1 памяти и цепочку процессоров

2-2п объединенных шинами и линиями

1455342! дпя передачи сигналов; она работает ,в параллельном ипи последовательном режиме,. задаваемом сигналами на ее входах. Запрос от любого процессора поступает в блок 1. Блок 1 при наличии в нем заявки выдает в ответ на запрос сигнал разрешения, последовательно проходящий через процессоры

2 -2п, и заявку на шину данных и ши.ну адреса. Заявка поступает для обработки в свободный процессор с высшим приоритетом.. В случае взаимозависи= мых заявок каждая очередная заявка поступает в буферный блок 10 того процессора, который в данный момент обрабатывает заявку с тем же адресом.

В зависимости от признака алгоритма

Изобретение относится к вычислительной технике, в частности к адаптивным мультипроцессорным системам, перестраивакицим свою структуру в зависимости от заданных способов обра5 ботки данных, и может быть применено в измерительно-вычислительных ком ь плексах и в автоматизированных системах управления технологическими процессами, в системах автоматизации испытаний и контроля сложных объек:тов и в других подобных системах.

Цель изобретения — расширение функциональных возможностей системы за счет введения режима обработки массивов данных, т.е. обработки заявок по массивной технологии.

На фиг. 1 представлена схема системы; на фиг. 2 - функциональная схе-20 ма операционного блока; на фиг. 3функциональная схема блока коммутации; на фиг. 4 - функциональная схема элементов коммутации и буферного блока памяти; на фиг. 5 †.функциональная схема арифметико-логического блока с временной диаграммой его работы; на фиг. 6 — функциональная схема блока обмена с временной диаграммой его работы; на фиг. 7 — функциональная схема арифметического элемента коммутации; на фиг. 8 — функциональная схема элемента коммутации массива; на фиг. 9 — функциональная обработки процессор переходит либо к, рекуррентной, либо к массивной технологии обработки. При рекуррентной обработке поступившие в процессор зависимые заявки считываются нз накопителя буферного блока 10 последовательно по принципу "первым пришел, первым обслужен", при этом буферный блок 10 работает как обычный кольцевой буфер.

При массивной обработке происходит предварительное накопление массива заявок в одном накопителе буферного блока 10 и считывание на обработку по произвольным адресам заявок из другого накопителя буферного блока 1О, при этом буферный блок 10 работает как двухкарманный буфер. 16 ил. схема интерфейсного элемента коммутации; на фиг. 1Π— функциональная схема блока интерфейса; на фиг. 11-16— блок-схемы алгоритмов работы процессора системы.

Адаптивная система обработки данных содержит блок 1 памяти, процессоры 2, каждый из которых выполнен на операционном 3 блоке, блоке 4 коммутации, первом 5 и втором 6 элементах

ИЛИ, элементе И 7, первом 8 . и втором 9 элементе коммутации, буферном блоке 10 памяти, регистре 11 номера канала и схеме 12 сравнения.

Система имеет шину 13 адреса, шину 14 данных, линию 15 сигналов выдачи, линию 16 сигналов приема, линию

17 сигналов запроса, .линию 18 сигналов занятости, линию 19 блокировки, линию 20 задания режима и линию 21 задания приоритета.

Операционный 3 блок содержит арифметико-логический блок (АЛБ) 22,дешифратор 23, счетчик 24 команд, элемент ИПИ 25, блок 26 памяти, блок

27 обмена и блок 28 интерфейса и имеет выход 29 записи массива, выход 30 считывания массива, буферный выход 31 адреса, буферный вход-выход 32 данных, вход-выход 33 адреса, вход-выход 34 данных, входвыход 35 признака выдачи, вход-выход

36 признака приема, вход 37 признака

145 захвата, выход 38 признака ответа, выход 39 признака запроса, вход-выход 40 признака занятости, первый 41 и второй 42 входы запуска, вход 43 продолжения обработки массива, выход

44 обращения, выход 45 опроса и выход

46 начала обработки массива.

Блок 4 коммутации содержит пять элементов И 47-5! четыре элемента

НЕ 52-55 и элемент ИЛИ 56 и имеет вход 57 разрешения, информационный 58 вход, задающий 59 вход, вход 60 запроса, выход 61 запуска, вход 62 обращения, выход 63 разрешения, выход

64 записи и выход 65 запроса.

Первый элемент 8 коммутации содержит три элемента И 66-68 и три элемента HE 69-7) и имеет первый 72 вход, второй 73 и третий 74 входы, первый 75, второй ?6 и третий 77 выходые

Второй элемент 9 коммутации содержит два элемента И 78, 79 и элемент

НЕ 80 и имеет первый 81 и второй 82 входы, первый 83 и второй 84 выходы.

Буферный блок ) 0 памяти содержит два счетчика 85 и 86 адреса, два дешифратора 87 и 88.адреса, счетчик 89. заполнения, два накопителя 90 и 91 входной 92 и выходной 93 регистры, два триггера 94 и 95, мультиплексор

96, три элемента KIN 97-99 и элемент И 100 и имеет вход 10! записи, вход 102 считывания, выход 103 "Заполнен", выход 104 "Пуст", информационный 105 вход, информационный )06 вход-выход, вход 107 сброса, вход 108 считывания массива, вход 109 записи массива и вход 110 адреса.

АЛБ 22 содержит регистр ill микрокоманд, формирователь 112 синхросигналов, дешифратор 113, арифметический элемент 1 14 коммутации, приемопередатчик 115, регистр !16, регистровую

1.17 память, сумматор 118, сдвигатель

119 и регистр 120 состояния и имеет вход 121 кода микрокоманды (MK), вход

122 запуска, вход-выход 123 даннык, вход-выход 124 признака выдачи, входвыход 125 признака приема, информационный 126 выход и выход 127 сигнала исполнения.

Блок 27 обмена содержит регистр

128 микрокоманд, дешифратор 129, формирователь )30 синхросигналов, элемент ИЛИ )31 элемент И 132, элемент

HE 133, арифметический элемент 114 коммутации, интерфейсный элемент 134

5342

5

1Q

50 коммутации, три приемопередатчика

135-137, коммутатор 138, регистр )39, передатчик )40 и элемент 14) коммутации массива и имеет вход 142 кода микрокоманды, первый 143 и второй )44 входы внешнего запуска, вход )45 внутреннего запуска, выход 146 сигнапа исполнения, вход-выход 147 адреса, первые входы-выходы данных 148, признака выдачи 1 49 и признака приема

)50, вход 151 разрешения захвата, выход )52 захвата, вторые входы-выходы данных 153, признака выдачи )54 и признака приема 155, буферный входвыход 356 данных, выход 157 считывания массива, выход 158 записи массива и буферный выход 159 адреса.

Арифметический элемент 114 коммутации содержит два элемента И 160 и

161 элемент НЕ )62 и элемент ИЛИ 163 и имеет первый 164 и второй )65 входы, первый 166 и второй 167 входы-выходы и выход 168.

Элемент 14) коммутации массива содержит два элемента И 169 и 170, элемент НЕ !71 и элемент ИЛИ 172 и имеет первый 173, второй 174 и третий

175 входы, первый )76, второй )77 и третий 178 выходы.

Интерфейсный элемент !34 коммутации содержит два элемента И 179 и

180, элемент ИЛИ 181 .элемент НЕ 182 и два ключа 183 и !84 и имеет первый

185, второй )86 и третий 187 входы, первый 1 88 и второй 189, входы-выходы и выход 190.

Блок 28 интерфейса содержит триггер )91, четыре элемента И 192-195, два элемента HE 196 и 197 и два ключа )98 и !99 и имеет вход 200 захвата, вход 201 признака захвата, выход

202 признака ответа, вход 203 признака приема, выход 204 разрешения захвата, выход 205 признака запроса и вход-выход 206 признака занятости.

Система работает следующим образом.

Работа системы определяется сигналами на линии 20 задания режима и линии 2! задания приоритета. В зависимости от значений этих сигналов в системе организуется один из режимов работы.

I. Режим параллельной обработки независимых заявок, Исходное состояние: все процессоры 2 свободны, буферный блок IO пуст, сигнал на линии

20 задания режима равен "1", сигнал

5 14553 на линии 21 задания приоритета равен

"0". В этом режиме каждый процессор

2 выдает сигнал запроса. Этот сигнал в процессоре 2 формируется операционным блоком 3 перед началом работы

5. (или после окончания алгоритма обра,ботки выборки), С выхода опроса блока 3 этот сигнал проходит на первый вход второго элемента 9 коммутации, далее на его первый выход (так как на его втором входе присутствует сигнал, пришедший с выхода "Пуст" буферного блока 1О) и поступает на второй вход первого элемента ИЛИ 5. На первый ! ,вход элемента ИЛИ 5 в параллельном режиме поступает сигнал от блока 4 коммутации, формирующийся из запросов последующих процессоров 2. Объе-! диняясь через элементы ИЛИ 5 про- 2р ,,цессоров 2 ° все запросы поступают на вход запроса блока 1 памяти. По сигналу запроса блок 1 выдает с адресно, го входа-выхода и входа-выхода дан. ных код номера канала и код выборки 25 ,. соответственно. С выхода разрешения

: блока 1 памяти выдается сигнал раз:,решения. Сигнал разрешения в параллельном режиме последовательно прохо-! дит. через блоки 4 коммутации процес- Зп

; соров 2, анализируя их приоритет, и, включает наиболее приоритетный нро, цессор 2, Приоритет процессоров 2 в

1 данном режиме повышается по мере воз растания их номеров, т.е. по мере удаления их от блока l памяти. По-!

r этому сигнал разрешения, пройдя через блоки 4 коммутации всех процессо ров 2, включает в работу последний процессор 2. Включение осуществляется 4п сигналом, поступающим с выхода блока

4 коммутации на.первый. вход запуска блока 3. При этом в блок 3 считываются Hs блока 1 памяти коды номера канала и выборки. Одновременно код 4 номера канала записывается врегистр

11 номера канала, снимается сигнал опроса, поступивший с выхода опроса блока 3 (т.е. исчезает запрос данного процессора 2), что разрешает вклю- << чение в работу предыдущего процессора 2. Так происходит начальное включение в работу (загрузка) каждого процессора 2. В данном. режиме включение процессора 2 в работу производит- ся только при условии1 что на входе разрешения блока 4 коммутации этого процессора 2 есть сигнал разрешения от предыдущего процессора 2, а на

42 6 входе запроса отсутствует запрос от любого последующего процессора 2.

Тем самым повышается приоритет про" цессоров 2 по мере возрастания их номеров. Записанный в регистр 11 код номера канала поступает на второй информационный вход схемы 12 сравнения.

Так как схема 12 сравнения не включена (из-за отсутствия на ее входе pasрешения сигнала от элемента И 7), то в данном режиме регйстр 11 никакой роли в работе процессора 2 не играет.

По номеру канала, считанному в операционный блок Э, определяется программа обработки заявки. Так как длительность обработки является величиной произвольной, то произвольной (случайной) будет и последовательность включения процессоров 2 в работу по мере их освобождения. Тем самым обеспечиваются непрерывность работы всех процессоров 2 и миницальность их про-, стоев. Блок-схема алгоритма выполне- ния программы блоком Э представлена на фиг. 11. Блок-схема алгоритма работы процессора 2 в режиме параллельной обработки независимых заявок показана на фиг. 12.

II. Режим параллельной обработки зависимых заявок. Исходное состояние: все процессоры 2 свободны, буферный блок 10 пуст, сигналы на линии 20 задания режима и линии 21 задания приоритета равны "1". В этом режиме система в зависимости от выполняемого алгоритма может работать как в режиме рекуррентной, так и в режиме массивной технологии обработки заявок.

В режиме рекуррентной обработки система работает следующим образом.

Начальное включение (загрузка) каждого процессора 2 осуществляется, как. и в первом режиме, сигналом с выхода опроса операционного блока Э. Отличие заключается в том, что в каждом процессоре 2 включена схема 12 сравнения сигналом с выхода элемента И 7;

Запись следующей заявки в процессор 2, занятый обработкой выборки какого-либо канала, осуществляется следующим образом. Этот процессор 2 не выдает своего запроса к блоку 1 памяти. Но запросы к блоку 1 могут прийти от другого (других) процессора 2.

При этом блок l выдает очередную заявку. Так как шина 13 адреса соединена с первыми информационными входами схем 12 сравнения всех процессо5 ма обработки предьдущей заяки блок 3 выдает сигнал опроса во второй элемент 9 коммутации. Так как сигнал

"Пуст" теперь отсутствует (в блоке 10 находится выборка), то второй элемент

9 коммутации вьдает сигнал, поступающий на второй .вход запуска блока 3 для запуска блока 3 и на вход считывания буферного блока 10 ° При этом выборка передается с информационного выхода блока 10 в блок 3 для обработки. В буферном блоке 10 может находиться одновременно до 64 К выборок одного канала. Считывание их из блока 10 осуществляется последовательно в порядке их поступления. При полном заполнении блока 10 выдается сигнал с выхода "Заполнен". Этот сигнал проходит через перв и элемент 8 коммутации и поступает с его первого выхода в виде сигнала блокировки на линию

l9 блокировки, объединяющую выходы блокировок от всех процессоров 2. По25 явление сигнала блокировки на входе блокировки блока l памяти запрещает считывание заявок Hs блока 1, исключая возможность появления фактора опережения в системе при заполнении

З0 буферного блока 10 какого-либо процессора 2. Блок-схема алгоритма работы процессора 2 в режиме параллельной, рекуррентной обработки зависимых заявок показана на фиг. 13; блок35 схема алгоритма записи заявки в процессор 2 в этом режиме представлена на фиг. 14.

Ш. Режим массивной обработки.

Процессор 2, получив первую зависи40 мую заявку, по номеру к нала выходит на программу обработки заявки по массивной технологии и считывает из блока 26 памяти операционного блока 3 первую команду с признаком массивной

45 технологии, т. е. с признаком начала

° обработки массива. Сигнал с выхода 46 начала обработки операционного блока

3 поступает в первый элемент 8 коммутации. Процессор 2 переходит в ре50 жим ожидания готовности массива. Процедура записи следующих зависимых заявок в буферный блок 10 аналогична описанной ранее. В блоке 10 первый счетчик 85 адреса формирует после55 довательные адреса записи, и данные записываются в первый накопитель 90, а затем во второй накопитель 91. Так

7 14 ров 2, то в каждом процессоре 2 выданный на шину 13 адрес кода номера канала сравнивается с кодом номера канала, записанным в регистр 11 номера канала при включении процессора 2 в работу, Если эти коды в данном процессоре 2 совпали (это значит, что поступила выборка этого же канала, который обрабатывается в этом процессоре 2), то схема 12 сравнения со своего выхода выдает сигнал, который через элемент ИЛИ 6 поступает в элемент ИЛИ 5 и на информационный вход блока 4 коммутации, являясь соответственно сигналом своего запроса от . данного процессора 2 .с блоку 1 памяти и признаком режима параллельной обработки зависимых заявок, блокирующим сквозное прохождение через блок

4 сигнала разрешения. Таким образом, этот сигнал превращает данный процессор 2 в процессор с наивысшим приоритетом. Сигнал с выхода разрешения блока 1 памяти (он выдается с не. которой задержкой относительно выдачи заявки из блока 1), пройдя все предыдущие процессоры 2, поступает на вход разрешения блока 4 коммутации данного процессора 2 и инициирует l появление на выходе записи блока 4

1 сигнала записи, поступающего на вход записи буферного блока 10. Этот сигнал осуществляет запись в блок 10 кода выборки с шины 14 данных. По окончании передачи заявки. по шине 13 адреса и шине 14 данных сигнал на выходе схемы 12 сравнения снимается.

Таким образом, в системе осуществляется фиксированное распределение зависимьи заявок по процессорам 2, тем самым обеспечивается строгая последовательность обработки выборок одного канала. В системе нет строгой привязки номеров каналов к конкретным процессорам 2,. т.е. фиксация раслределения заявок существует только при появлении фактора опережения. Во всех остальных случаях распределение остается достаточно произвольным, так как учитывается только приоритетность процессоров 2 (как и в первом режиме). Это значительно повышает живучесть системы и сокращает время и затраты на оборудование на организацию распределения заявок.

После записи кода выборки в буферный блок 10 процессор 2 работает следующим образом. По окончании алгорит5342 8 как считывание не осуществляется (процессор 2 стоит), счетчик 89 sa5342 1О

10 ла разрешения. Появление сигнала разрешения на входе разрешения блока 4

55 коммутации первого процессора 2 инициирует выдачу с выхода записи блока

4 сигнала записи, который записывает

9 145

Полнения фиксирует величину массива и при полном заполнении выдает сигнал "Заполнен" с выхода 103 в первый элемент 8 коммутации. Зтот сигнал, Пройдя в элементе 8 через элемент И

68, поступает в операционный блок 3

«1а его вход 43 продолжения обработки

1 ассива, а также приходит на вход

107 сброса блока 10. В операционном локе 3 сигнал продолжения обработки ассива поступает на счетный вход четчика 24 команд, инициирует проолжение программы обработки, снимая игнал начала обработки массива. Сигал на входе 107 сброса блока 10 об- уляет счетчик 89 заполнения. Потениал с нулевого выхода первого тригера 94 управляет считыванием заявок з блока 10 таким образом, что обасть считываемых данных противопоожна области записываемых данных, .е. операции считывания и записи ассива ведутся с разными накопителяВ связи с тем, что при массивной ехнологии на выходе 45 операционного ! блока 3 не формируется сигнал опроса (свидетельствующий об окончании обра ботки заявки), на второй 84 выходе ! элемента 9 коммутации не выдается сигнал, считывающий заявки из буферного блока 10. Поэтому второй счетчик

86 адреса в блоке 10 находится в ис. ходком (нулевом) состоянии, а муль:типлексор 96 разрешает прохождение поступающих иэ блока 3 адресов считывания (или записи) на второй дешифратор 88 адреса. Формируя в блоке 3 (программно) различные адреса, а так.же сигналы на выходе 29 записи массива и выходе 30 считывания массива, . можно осуществлять обмен данными между блоком 3 и любой ячейкой памяти блока 10. Адрес массива (номер нако" пителя) определяется сигналом на нулевом выходе первого триггера 94 и фиксируется в моменты существования сигналов на входах 108 и 109 блока

10. После выполнения программной задачи (когда массив полностью обработан) операционный блок 3 выдает признак начала обработки массива на третий вход первого элемента 8 коммутации и ждет иэ блока 1О готовности следующего массива. Далее процесс повторяется. Если возникает ситуация, когда очередной массив подготовлен раньше, чем кончилась обработка предыдущего, то при наличии сигнала "За15

ЗО

50 полнен" из блока 1О и отсутствии признака начала обработки массива иэ блока 3 элемент 8 коммутации выдает сигнал блокировки на линию 19-блокировки, исключая потерю заявок. При появлении признака начала обработки массива сигнал блокировки снимается и процессор 2 продолжает работу.

Блок-схема алгоритма работы процессора 2 s режиме параллельной массивной обработки зависимых заявок показана на фиг. 15.

IV. Режим последовательной обработки заявок. Исходное состояние: все процессоры 2 свободны, буферный блок 10 пуст, сигнал на линии 20 задания режима равен "О", сигнал на линии 21 задания приоритета никакой . роли не играет. В этом режиме во всех процессорах 2 блок 4 коммутации может организовать связь только между двумя смежными процессорами 2. В начальный момент в каждом процессоре 2 формируются одновременно два сигнала за" проса: во-первых, свободный операционный блок 3 вьщает сигнал с выхода. опроса, поступающий через второй элемент 9 коммутации на второй вход элемента ИЛИ 5; во-вторых, на втором выходе первого элемента 8 коммутации формируется сигнал (так каК отсутствует сигнал "Заполнен" на выходе буферного блока 10) поступающий через элемент ИЛИ 6 на третий вход элемента ИЛИ 5 н на информационный вход блока 4 коммутации. Сигнал при работе в последовательном режиме постоянно поступает через элемент ИЛИ 5 .на вход запроса блока 4 коммутации предыдущего процессора 2 до тех пор, пока не заполнится буферный блок.10.

При поступлении сигнала запроса на его вход запроса блок 1 памяти выдает с выхода разрешения сигнал разрешения в первый процессор 2 и выдает заявку на шины 13 и 14. В этом режиме все заявки из памяти последовательно поступают только на первый процессор

2, так как отсутствие сигнала по линии 20 задания режима на задающем входе блока 4 комиутации запрещает сквозное прохождение через них сигна1

11 14 в буферный блок 10 код выборки с шины 14 данных. Поскольку блок 10 теперь не пуст, то сигнал запроса, поступающий с выхода опроса блока 3 во второй элемент 9 коммутации, формирует на втором выходе этого элемента 9 сигнал, который включает блок 3, а также передает в него из блока -10 выборку, которую блок 3 начинает обрабатывать. При этом сигнал с выхода опроса блока 3 снимается. В то время как блок 3 выполняет первую часть алгоритма обработки заявки, сигнал запроса на втором выходе первого элемента 8 коммутации первого процессо.ра 2 сохраняется, поэтому блок 1 памяти продолжает выдавать заявки, которые записываются в буферный блок 10 данного процессора 2; эта передача заявок заканчивается при полном заполнении блока IO. Блок 3 первогопроцессора 2, выполнив первую часть алгоритма обработки заявки, выдает с выхода обращения сигнал обращения в блок 4 коммутации. Если при этом на входе запроса блока 4 имеется сигнал запроса от второго процессора 2, то блок 4 выдает с выхода разрешения сигнал, поступающий на вход разрешения блока 4 второго процессора 2. Во втором процессоре 2 блок 4 коммутации сигналом с выхода записи передает в буферный блок 10 этого процессора 2 результат частичной обработки (р.ч.о.) заявки (проведенной первым процессо ром 2) с шины 14 данных, куда он поступил из первого процессора 2. По сигналу с выхода опроса операционного блока 3 второй элемент 9 коммутации выдает сигнал с второго выхода (так как буферный блок. 10 теперь не пуст), который поступает на второй вход запуска блока 3, а также передает информацию из блока 10 в блок 3 для последующей обработки, т.е. дпя выполнения второй части алгоритма. Этот режим наиболее эффективен при обработке выборок одного канала. Так как формирование сигнала запроса и прием информации в буферный блок 10 процессора 2 не связаны с окончанием выполнения части алгоритма, то существенно сокращаются простой процессоров 2 из-эа неравномерности длин частей алгоритма, Подобрав нужный объем памяти накопителей, можно полностью исключить простои в системе. Блок-схема алгоритма работы процессора 2 в реки55 142 12

55 ме последовательной обработки заявок показана на фиг. 16.

Коммутация сигналов, управляющих работой системы в нужном режиме, производится блоком 4 коммутации и элементами 8 и 9 коммутации. Блок 4 коммутации (фиг. 3) управляется сигналом разрешения из предыдущего процессора

2, поступающим на вход 57 разрешения блока 4, соединенный с входами элементов И 47-49.

С выхода 63 разрешения блок 4 выдает сигнал разрешения в блок 4 последующего процессора 2 при наличии на входе 60 запроса блока 4 данного процессора 2 сигнала запроса от последукщего процессора 2 в следующих случаях: а) при параллельном режиме обработки независимых заявок (т.е. при наличии на задающем 59 входе блока 4 сигнала по линии 20 задания режима системы и при отсутствии сигнала своего запроса на информационном 58 входе блока 4) — при подаче на вход

57 разрешения блока 4 сигнала раэреения. В этом случае разрешается сквозное прохождение сигнала разрешения через элемент И 47 и ИЛИ 56 блока 4 данного процессора 2 в направлении .к одному из последующих свободных процессоров 2 с более высоким приоритетом; б) при последовательном режиме (т.е. при отсутствии на задающем 59 входе блока 4 сигнала по линии 20 системы) — при подаче на вход 62 обращения блока 4, соединенный с входом элемента И 5!, сигнапа обращения из блока 3 после осуществления этим блоком частичной обработки заявки.

С выхода 61 запуска, подключенного к выходу элемента И 48, блок 4 выдает сигнал запуска на первый вход запуска блока 3. Это происходит в параллельном режиме обработки независи" мых заявок в том случае, когда в момент прихода на вход 57 разрешения блока 4 сигнала разрешения на вход 60 запроса блока 4 нет сигнапа запроса от последующих процессоров 2, т.е. данный процессор 2 является последним (и, значит, наиболее приоритетным) из процессоров 2, выдавших запрос к блоку памяти.

При последовательном режиме, а также при параллельном режиме обработки зависимых заявок поступивший на

l3 145534 ход 57 разредения блока 4 сигнал разрешения проходит (при подаче на

Информационный 58 вход сигнала своего

5 запроса с выхода элемента ИЛИ 6) че-рез элемент И 49 на выход 64 записи лока 4, чтобы далее в качестве сигь ала записи поступить в буферный блок

0 для записи в него кода выборки;с ины 14 данных. 10

На выход 65 запроса блока 4 в па"

1!. аллельном режиме разрешается сквозое прохождение сигнала запроса от оследующего процессора 2 с входа 60 апроса блока 4 через элемент И 50.

Первый элемент 8 коммутации фиг. 4) обеспечивает в режиме послеовательной обработки передачу с выода элемента И 67 сигнала запрсса в лемент ИЛИ 6 (и далее в предыдущий 20 роцессор 2) с целью передачи в буерный блок 10 результатов частичной бработки заявки в предыдушем проЦессоре 2. В режиме параллельнойре уррентной обработки зависимых заявок 25 элемент 8 коммутации при заполнении буферного блока 10 выдает с выхода элемента И 66 сигнал блокировки, ко торый поступает на линию 19 блокиров. ки и запрещает дальнейшую передачу в блок 10 выборок из блока 1 памяти, а также выдачу из блока 1 сигнала раз-! решения. В режиме параллельной мас сивной обработки зависимых заявок

;элемент 8 коммутации при заполнении

35 .буферного блока 10 и при наличии на ,третьем 74 входе сигнала начала обработки массива выдает с выхода элемента И 68 сигнал продолжения обработки массива в операционный блок 3, кото- 40 рый означает готовность массива иразрешает его обработку. Одновременно этот сигнал сбрасывает счетчик 89 заполнения в буферном блоке 10.

Второй элемент 9 коммутации при подаче на его первый 81 вход сигнала опроса из закончившего обработку операционного блока 3 выдает один из двух сигналов: сигнал sanpoca (ecnH 5О блок 10 пуст) с выхода элемента И 78 в элемент ИЛИ 5 для обеспечения начального включения (загрузки) процессора 2; сигнал управления (если блок 10 не пуст), поступающий с выхода элемента И 79 в операционный блок

3 (для его запуска) и ь буферный блок

10 (для считывания из него выборки в блок 3).

2 14 формулаизобретения

Адаптивная система обработки данных, содержащая блок памяти и N процессоров„каждый из которых содержит операционный блок, блок коммутации, два элемента ИЛИ, элемент И, схему сравнения, регистр номера канала, два элемента коммутации, буферный блок памяти, причем входы-выходы адреса и данных операционного блока каждого процессора и блока памяти подключены соответственно к входам-выходам адреса и данных системы, входы-выходы признаков выдачи, приема, занятости операционного блока каждого процессора подключены соответственно к входам-выходам сигналов выдачи, прижима, занятости системы, вход признака захвата операционного блока первого процессора подключен к выходам сигналов запроса каждого процессора и является входом системы, выход признака ответа операционного блока i-ro (i = 1, N-l) процессора подключен к входу признака захвата операционного блока (i+1)-ro процессора, вход запроса блока памяти подключен к выходу первого элемента ИЛИ первого процессора, выход разрешения блока памяти подклйчен к входу разрешения блока коммутации первого процессора, первый вход первого элемента ИЛИ каждого процессора подключен к выходу запроса блока коммутации того же процессора, выход разрешения блока коммутации

i-го процессора (i 1, N-1) подключен к входу разрешения блока коммутации (i+1)-ro процессора, выход первого элемента ИЛИ i-го процессора (i

=: 2, N) подключен к входу запроса блока коммутации (i-1)-го процессора, первый вход запуска операционного блока каждого процессора подключен к выходу запуска блока коммутации и синхровходу регистра номера канала того же процессора, выход обращения операционного блока каждого процессора подключен к входу обращения блока коммутации того же процессора, первый вход элемента И каждого процессора подключен к первому входу первого элемента коммутации и задающему входу блока коммутации того же процессора и является входом задания режима системы, первый выход первого элемента коммутации каждого процессора подключен к входу блокировки блока памяти

15 14553 и является выходом системы, в каждом процессоре второй вход первого элемента ИЛИ подключен к первому выходу второго элемента коммутации, первый

5 и второи входы. которого подключены соответственно к выходу опроса операционного блока и выходу "Пуст" буферного блока памяти, второй выход второго элемента коммутации подключен к второму входу запуска операционного блока и к входу считывания буферного блока памяти, информационный вход-выход которого подключен к входу-выходу данных операционного блока, вход записи буферного блока памяти подклю.чен к выходу записи блока коммутации, выход "Заполнен" буферного блока памяти подключен к второму входу первого элемента коммутации, выход элемен- 2О та И подключен к входу разрешения схемы сравнения, первый информационный вход которой подключен к информационному входу регистра номера канала, к входу-выходу адреса операцион- 25 ного блока и входу-выходу адреса системы, второй информационный вход схемы сравнения подключен к выходу регистра номера канала, выход схемы сравнения подключен к первому входу ЭО

16 второго элемента ИЛИ, второй вход которого подключен к второму выходу первого элемента коммутации, выход второго элемента ИЛИ подключен к информационному входу блока коммутации и к третьему входу первого элемента

ИЛИ, второй вход элемента И каждого процессора подключен к входу задания приоритета системы, о т л и ч а ю— щ а я с я тем, что, с целью расширения функциональных возможностей системы за счет обработки массивов данных, вход продолжения обработки массива операционного блока подключен к третьему выходу первого элемента коммутации и входу сброса буферного блока памяти, выход начала обработки массива операционного блока подключен к третьему входу первого элемента коммутации, выход записи массива операционного блока подключен к входу записи массива буферного блока памяти, вход считывания массива которого подключен к выходу считывания массива операционного блока, буферный выход адреса которого подключен к входу адреса буферного блока памяти, вход данных которого подключен к буферному выходу данных операпионного блока.

)455342 ,I

g9 к 5, 1l

1455342

1455342

1455342

Юиа O

1455342

Фи«М

1455342

Начапо

Harn ои те,гиологии.

Хонещ

Выдача согнало начало абраддлжи ююсида из для З.

СзориираВание касси8а

- В блие r0 есть сигнал„зОлОлнен" ию длока 101

Сняп ие сигнала„зааолнеи.

С)арииро8аиие следующего юсси8а В олоке 10

Выдача сигнала., заполнен" из длока 10

Ebb сигнал начала обраотми асофа из лпюл. йею

Выдача сигнала длоюраВли с 1-го Вылода элемента Ю

Выдача сианала лроаол ения бработно иоссибо нзэлекента8. вьтолиенце лроарогты обработа касси8а В блие 3

Agee а роб лжи ла.иасси8 6ачосинапоалроса озблока 3 аыдачо сигнала начала обработ а иассиВа ил

Жюй7.7

1455342 ало выдача сигнала алроса из дамоно Ю дыбача сигнала со 8-го бьлгаЬ элемента 8

Да

Считыбание р.v.à эоябни с шины 14 бблок 10

СчитьВание р.и.о. заябки из блока 1й б блок 3

a am

ffem

Выдача сигнала розреигения

В аосяедующии лроцессор Г

Выдача р.и.а. эаябки В последующи и «ароцессо

Выбочо сигнала опроса из блока 3

Нет

Корректор Г. Решетник

° \

Заказ 7454/54 Тираж 667 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб.; д. 4/5

Пр<.чзвоцственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Есть сигнал разрешения но бороде Олака 4?

Включение, блока 3 по Р- ну

Югом люуска. снятие сигнала ограса.Есть золрос от аослебующеа профессора Г1

Естпь сигнал„хтолнен

ы блока ЮГ

Составитель Б. Резван

lt eäàêòîð Л. Пчодинская Техред МХоданич

Снята сииаью и 8 го Вьаоба рлачвееа д